一 导言
在数字通讯中，为了扩展传输容量和进步传输功率，一般需要将若干个低速数字码流按必定格局兼并成一个高速数据码流流，以便在高速宽带信道中传输。数字复接便是依据时分复用基本原理完结数码兼并的一种技能，并且是数字通讯中的一项根底技能。
当今社会是数字话的社会，数字集成电路运用广泛。而在以往的PDH复接电路中，体系的许多部分选用的是模仿电路，顺次有很大的局限性。跟着微电子技能的开展，呈现了现场可修正逻辑器材（PLD），其间运用最广泛的当属现场可编程门阵列（FPGA）和杂乱可编程逻辑器材（CPLD）。本文便是用硬件描绘言语等软件与技能来完结一个依据CPLD/FPGA的简略数字同步复接体系的规划。
二 基本原理及体系构成
1 基本原理
为了进步信道的使用率，运用多路信号在同一条信道上传输时相互不发生搅扰的办法叫做多路复用。在时分制的PCM通讯体系中，为了扩展传输容量，进步传输功率，有必要进步传速率。也便是说项办法把较低传输速率的数据码流变成高速率的数据码流，而数字复接器便是完结这种功用的设备。
数字复接的办法主要有按位复接、按字复接、按帧复接，这儿介绍最常用的按位复接。按位复接的办法是每次只顺次复接每个支路的一位码，复接今后的码序列中的第1是时隙中的地1位表明第1路的第1位码，第2位表明第2路的第1位码，顺次类推。这种复接办法的特点是设备简略，要求存储容量小，较易完结，现在被广泛选用，但要求各个支路码速和相位相同，本文也选用该办法。
同步复接是指被复接的各个输入支路信号在时钟上有必要是同步的，即各个支路的时钟频率彻底相同的复接办法，因而在复接前有必要进行相位调整。
2 体系构成
数字复接体系由数字复接器和数字分接器两部分组成。把两个或两个以上的支路数字信号按时分复用办法兼并成单一的合路数字信号的进程称为数字复接，把完结数字复接功用的设备称为复接器。在接纳断把一路契合数字信号别离成各支路信号的进程称为数字别离，把完结这种数字分接功用的设备称为数字分接器。数字复接器、数字分接器和传输信道一起构成了数字复接体系。其框图如下
图1 数字复接体系框图
上图中守时单元给设备供给一个共同的基准时钟，码速调整单元是把速率不同的个支路信号，调整成与复接设备守时彻底同步的数字信号，四路基群信号先各自经正码速调整，变为2.112Mbit/s的同步码流。复接器次序循环读取四路码流，并在每帧最初插人帧定位信号，输出8.448Mbit/s的规范二次群。另外在复接时还需要刺进帧同步信号，以便接纳端正确接纳各支路信号。分接设备的守时单元从接纳信号中提取时钟，并分送给各支路进行分接，把帧定位信号抛掉，次序循环别离送人4个码速康复单元，扣除插人码元，康复成四路2．048Mbit/s的基群信号。
三 FPGA规划
本文意在举荐CPLD/FPGA的规划办法，因而以比较有代表性的较简略的四路同步复接器作为比如加以研讨。本次FPGA规划选用分层规划，顶层为整个体系的原理框图（见图1），用一些符号表明功用块，然后把每个功用块分红若干子模块，各模块独立规划，下面就各模块的规划思维进行详细介绍。
1 四路复接器复接电路规划原理
简略的思路同步复接器组成框图如图2。为了简略和简单完结，坚决规划使命要求为：同步时钟为256kHz，每个时隙为8位，四路支路信码可通过拨码开关预置；四路支路信码以同步复接办法组成一路帧长为32位复用串行码。其间一个时隙（一路支路信号）作为帧同步码并去为x1110010（巴克码），因而数据码实践为三路共24位码。
图2 四路同步复接器原理图模型
复接器的规划主要是由几大模块构成，别离是上图中的时钟、分频器、内码操控器、时序发生器、四路32位内码（每路8位）发生器及输出电路，下面别离评论个部分的规划。
（1）分频器模块
分频器实践是一个计数器，在本例中，其效果是将由晶振电路发生的4096kHz的方波信号进行分频，其16分频（即256kHz时钟）输出端作为内码的操控输入端。在这儿，分频器为4位二进制计数器。
（2）内码操控器和内码发生器
内码操控器其实也是一个分频器，一个输出端口输出的三位并行信号作为内码发生器的地址操控端（挑选输入端），另一输出端作为时序发生器的操控端，在硬件功用上相当于74LS151数据挑选器。而内码发生器会循环并顺次输出从“000”“001”一直到“111”，这样，内码发生器每个时钟节拍输出一位码，通过输出电路送到合路信道上，终究构成一路串行码流。四个内码发生器就可发生四路独立的8位数码，并在内码操控器的操控下输出呼应的数码。
（3）时序发生器
时序发生器可发生脉冲为8个时钟周期的四路时序信号。详细完结是：将内码操控的二分频端（即128kHz时钟输出端）通过一个32分频器，其2分频和四分频输出端作为2/4译码器的操控端，2/4译码器的四个输出端，在通过反相器后，便得出本规划所要求的时序。
（4）输出电路
在时序发生器发生的四路时序信号的操控下（时序也内码相与），依照按位复接的复接办法顺次将四路数码接入同一信道，构成了一路串行码，然后完结了四路数数据码的复接。完结的关键是三态与门的使用，便是当时序信号的上升沿到来，并且在高电平继续时间内，呼应的八位码以Y0，Y1，Y2，Y3，Y4，Y5，Y6，Y7的次序顺次输出，而在其他情况下，则以高阻的形状呈现，当通过一个时序周期（即32码元）后，就输出了一帧串行码，然后完结了四路数据的同步复接。
2 分接电路规划原理
数字分接器是由同步、守时、分接和康复单元组成。同步单元的功用是从接纳码中提取与发送单元相位共同的同步时钟信号；守时单元的功用是通过同步单元提取的一直信号的推进，发生分接设备所需的各守时信号，如帧同步信号、时序信号可通过守时电路来发生，构成同步支路数字信号。康复电路的功用是把被别离的同步支路数字信号康复成原始的支路数字信号。其功用模型框图如下：
图3 四路分接器的功用模型框图
该分接器由帧同步提取电路、位同步提取电路、时序康复电路和分路器等组成。下面将别离评论各个模块。
时序康复电路
时序康复电路的功用是在帧同步信号的操控下，依据每路信号时隙的长度，得到与各分路码的方位和宽度对应的时序信号，使用时序信号可从串行复用信号序列中，截取分路信号，到达解复用的意图。
时序信号康复办法是将同步码用8位移位寄存器在时钟的操控下移8位，然后以移位前的帧同步码作为D触发器的时钟，以移位后的帧同步码作为D触发器的清零信号，则D触发器的输出所谓榜首路时序码；再讲已移8位的帧同步码移8位，即共移了16位，依照和上述相同的办法，以移8位的帧同步码作为另一个D触发器的时钟信号，而将移8位的帧同步码作为其清零信号，则第二个D触发器的输出便是第2路时序信号；然后在将已移16位的帧同步码又移8位，即移24位，将它作为第3个D触发器的清零信号，而移了16位的帧同步码作为第3个D触发器的时钟，则第3个D触发器的输出便是第3路时序信号。值得注意的是，上述的D触发器的清零信号和时钟信号，都是以下降沿效果，不然，得到的各时序信号将超前一个帧同步码码元宽度，在方位上就不正确了。
分路器模块
分路器部分的功用是在时钟信号和时序信号 的操控下，通过串/并改换、并/串改换将各路信号从合路信号中别离出来，并输出低速率的接连的原始支路信号。
分路器模块是由四个子模块构成，每个子模块对应一路支路信号分路电路，每个子模块又分为三个部分，即串并改换器、分频器和并/串改换器。串/并改换器的功用是，将接纳到的串行复用信号按复用信号的时钟，进行串并改换，并进行状况锁存。并/串改换器时钟速率是复用信号关于的时钟速率的1/4（用分频器74161完结），以确保将复接器帧结构中的一个时隙扩展为一帧的宽度。而并/串改换器可使用串/并改换器中的状况锁存，以低速时钟对并/串改换器的移位寄存器进行数据的低速移位。该并/串改换器包括两个作业进程，首要完结并行数据的写入功用，然后完结数据串行移位功用。
位/帧同步时钟信号的提取
位同步时钟信号提取电路是由竖子锁相环来完结的，数字锁相环接纳来自时分复用数据信号，从中提取与发端相位同步的时钟信号。
依据通讯原理的理论，可选用连接式刺进法帧同步信号提取，帧同步信号提取应考虑到漏同步维护和避免假同步假同步现象。在本文中，只需将位同步信号和帧同步信号作为一个独立的信源看待，详细规划不做评论。
结束语
体系仿真波形杰出，除了答应范围内的信号推迟外，能精确完结数字信号的复接和分接。并且本规划便于扩展，只需修正FPGA中相应操控参数，就能够完结高次群的复接与分接。该体系作为IP核运用于信号传输电路，对数字信号，或经PCM编码调制后的语音信号进行处理，可进步信道的使用率和传输质量，也能够进行光电转化后用于光纤通讯或大气激光通讯中。
责任修正：gt
