上拉下拉电阻（zz）基础知识
一、什么是上拉电阻？什么是下拉电阻？
上拉便是将不确认的信号经过一个电阻嵌位在高电平！电阻一起起限流效果！下拉同理！
上拉是对器材注入电流，下拉是输出电流；弱强仅仅上拉电阻的阻值不同，没有什么严厉区别；关于非集电极（或漏极）开路输出型电路（如一般门电路）进步电流和电压的才能是有限的，上拉电阻的功用主要是为集电极开路输出型电路输出电流通道。
二、上拉电阻及下拉电阻效果：
1、进步電壓准位：a.当TTL电路驱动COMS电路时，假如TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需求在TTL的输出端接上拉电阻，以进步输出高电平的值。b.OC门电路有必要加上拉电阻，以进步输出的搞电平值。
2、加大输出引脚的驱动才能，有的单片机管脚上也常使用上拉电阻。
3、N/A pin防靜電、防干擾：在COMS芯片上，为了避免静电构成损坏，不必的管脚不能悬空，一般接上拉电阻发生下降输入阻抗，供给泄荷通路。同時管脚悬空就比较简单接受外界的电磁搅扰。
4、电阻匹配，按捺反射波搅扰：长线传输中电阻不匹配简单引起反射波搅扰，加上下拉电阻是电阻匹配，有用的按捺反射波搅扰。
5、預設空閒狀態/缺省電位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不必这些引脚的时分, 这些输入端下拉接 0 或上拉接 1。在I2C总线等总线上，空闲时的状况是由上下拉电阻取得。
6. 进步芯片输入信号的噪声容限：输入端假如是高阻状况，或许高阻抗输入端处于悬空状况，此刻需求加上拉或下拉，避免收到随机电平而影响电路作业。相同假如输出端处于被迫状况，需求加上拉或下拉，如输出端仅仅是一个三极管的集电极。然后进步芯片输入信号的噪声容限增强抗搅扰才能。
三、上拉电阻阻值的挑选准则包含:
1、从节省功耗及芯片的灌电流才能考虑应当满意大；电阻大，电流小。
2、从保证满意的驱动电流考虑应当满意小；电阻小，电流大。
3、关于高速电路，过大的上拉电阻或许边缘变陡峭。
归纳考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有相似道理。
四、原理
上拉电阻实际上是集电极输出的负载电阻。不管是在开关使用和模仿扩大，此电阻的选则都不是拍脑袋的。作业在线性规模就不多说了，在这里是评论的是晶体管是开关使用，所以只谈开关方法。找个TTL器材的材料独自看末级就能够了，内部都有负载电阻依据不同驱动才能和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满意使用的需求不或许同种功用芯片做许多种，因而爽性不做这个负载电阻，改由使用者自己自由挑选外接，所以就呈现 OC、OD输出的芯片。由于数字使用时晶体管作业在饱和和截止区，对负载电阻要求不高，电阻值小到只需不小到损坏末级晶体管就能够，大到输出上升时刻满意规划要求就可，随意选一个都能够正常作业。可是一个电路规划是否优异这些细节也是要考虑的。集电极输出的开关电路不管是开仍是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，假如负载电阻挑选小点功耗就会大，这在电池供电和要求功耗小的体系规划中是要尽量避免的，假如电阻挑选大又会带来信号上升沿的延时，由于负载的输入电容在上升沿是经过无源的上拉电阻充电，电阻越大上升时刻越长，下降沿是经过有源晶体管放电，时刻取决于器材自身。因而规划者在挑选上拉电阻值时，要依据体系实际状况在功耗和速度上统筹。
五、从IC(MOS工艺)的视点,别离就输入/输出引脚做一解说:
1. 对芯片输入管脚, 若在体系板上悬空(未与任何输出脚或驱动相接)是比较风险的.由于此刻很有或许输入管脚内部电容电荷累积使之到达中心电平(比方1.5V), 而使得输入缓冲器的PMOS管和NMOS管一起导通, 这样一来就在电源和地之间构成直接通路, 发生较大的漏电流, 时刻一长就或许损坏芯片. 而且由于处于中心电平会导致内部电路对其逻辑(0或1)判别紊乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只要NMOS(PMOS)管导通, 不会构成电源到地的直流通路. (至于避免静电构成损坏, 因芯片管脚规划中一般会加维护电路, 反而无此必要).
2. 关于输出管脚:
1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.
2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需求外接上拉电阻完成线与功用(此刻多个输出可直接相连. 典型使用是: 体系板上多个芯片的INT(中止信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 完成中止报警功用).
其作业原理是:
在正常作业状况下, OD型管脚内部的NMOS管封闭, 对外部而言其处于高阻状况, 外接上拉电阻使输出坐落高电平(无效中止状况); 当有中止需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出坐落低电平(有用中止状况). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.(注: 此答复未触及TTL工艺的芯片, 也未曾考虑高频PCB规划时需考虑的阻抗匹配, 电磁搅扰等效应.)
1, 芯片引脚上注明的上拉或下拉电阻, 是指规划在芯片引脚内部的一个电阻或等效电阻. 规划这个电阻的意图, 是为了当用户不需求用这个引脚的功用时, 不必外加元件, 就能够置这个引脚到缺省的状况. 而不会使 CMOS 输入端悬空. 使用时要注意假如这个缺省值不是你所要的, 你应该把这个输入端直连续到你需求的状况.
2, 这个引脚假如是上拉的话, 能够用于 “线或” 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 假如是下拉的话, 能够组成正逻辑 “线或”, 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是由于 CMOS 输出的高, 低电平别离由 PMOS 和 NMOS 的漏极给出电流, 能够作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟从器输出电流, 不适合 “线或”.
3, TTL 到 CMOS 的驱动或反之, 准则上不主张用上下拉电阻来改动电平, 最好加电平转化电路. 假如两头的电源都是 5 伏, 能够直连续但影响功能和安稳, 尤其是 CMOS 驱动 TTL 时. 两头逻辑电平不一起, 必定要用电平转化. 电源电压 3 伏或以下时, 主张不要用直连更不能用电阻拉电平.
4, 芯片外加电阻由使用状况决议, 可是在逻辑电路顶用电阻拉电平或改进驱动才能都是不可行的. 需求改进驱动应加驱动电路. 改动电平应加电平转化电路. 包含长线接纳都有专门的芯片.
