l、导言
跟着信号速率和带宽的进步，信号收集的速率也相应地不断进步。现在模数转化器的速率现已到达1 GS/s。乃至2 GS/s。高速模数转化器输出数据流速率为赫兹千兆比特，会添加后端存储器和数据处理器材的规划难度，因而降速分流成为处理这一问题的必要办法。
2、 降速分流的办法
降速分流一般有两种完成计划：一是运用DMUX专用集成器材，另一种是在FPGA上完成DMUX。
一般地说，这两种方法都能很好地完成降速分流，在性能上并无好坏之分。可是从整个体系考虑，第二种方法相对优于第一种方法，原因如下：
（1）因为工艺方面的约束，DMUX专用集成器材作业形式比较单一，且不能改动。一般DMUX专用集成器材如TS81102（Atmel公司）可以完成1：8形式（将数据速率降为原先的1/8，并给出8路输出）或许1：4形式（将速率降为原先的1/4，并给出4路输出）。
（2）DMUX专用集成器材输出的数据速率越低，其输出占用的数据线就越多，而要削减数据线，其数据速率又会相应进步，因而不管其选用何种作业形式，PCB规划难度都很大。
（3）DMUX专用集成器材功耗大（均匀要高于5W），要使其正常作业，电源供电和散热问题会添加规划本钱和规划难度。
（4）DMUX专用集成器材归于特别芯片，不容易购买。
因而选用另一种方法来代替DMUX专用集成器材显得很必要。
根据Altera公司FPGA就可以完成DMUX的功用。其最大的优势在于存储模块和数据处理模块可以一同在FPGA中完成，比较较DMUX专用集成器材+FPGA这样的规划体系来说，结构上简化许多，而信号完整性却在很大程度上得到进步。
下面就以1：8作业形式为例，对两种方法的规划计划进行比较。
图l所示是选用DMUX专用集成器材的规划计划。模拟信号通过高速ADC转化后，输出高速率的8位数据和l位时钟Clkl，这些信号通过DMUX分流后再构成8路64位的数据和l位时钟Clk2（此时钟降为原先的1/8）。随后FPGA用Clk2来采样这些64位数据，再在操控信号的操控下处理这些数据。
使用FPGA完成DMUX后，就可以将DMUX和FPGA整合到一同，如图2所示。
与图1比较，图2在PCB规划上省掉了DMUX和FPGA之间的64位数据线和1位时钟线，而这些数据线和时钟线一般会高于100 MHz，所以对PCB布线任何考虑不周都会形成信号完整性的严峻下降。在图2中，DMUX在FPGA内直接完成，这可以在很大程度上进步规划的成功率，要害便是看FP-GA能不能接纳ADC的8位高速数据和1位高速时钟。而实践上FPGA的确可以做到，下面就对其完成的各个方面别离加以介绍。
3、根据FPGA的DMUX完成的要害
3.1 器材的挑选
要在FPGA中完成DMUX，FPGA有必要具有两个条件：一是多个高速差分接纳端口；二是FastDPLL（快速数字锁相环）。许多FPGA都能满意此要求，如Xilinx的Virtex4、Virtex Pro系列，Altera的Stratix系列（StraTIx GX、StraTIxⅡ和StraTIx）。它们在应用上各有特色，下面仅以Altera的StraTIx系列为例来阐明完成方法。
3.2 引脚的装备
要接纳ADC的高速数据和时钟输出，有必要将这些信号引脚装备到高速差分接纳引脚上。但并不是一切的差分引脚都能作为高速差分接纳引脚。数据接纳引脚一般界说为DIFFIO_RX_P、DIF-FIO_RX_N，时钟接纳引脚一般界说为CLK_DIF-FIO_RX__P、CLK_DIFFIO_RX_N。
在引脚的设置方位上也有必定的要求，如Stratix GX器材只可以在BANKl、2的差分引脚上完成；Stratix Ⅱ器材只可以在BANK3、4、7、8的差分引脚上完成；而Stratix器材可以在BANKl、2、5、6的差分引脚上完成。假如接纳ADC信号的引脚不是装备在这些引脚上，那么就不能在FPGA内完成DMUX来接纳这些高速信号。
关于时钟引脚，也要装备在这些BANK的专用时钟引脚上。假如有多个这样的时钟引脚可供挑选，则应当挑选那些Cload（负载电容）更小的引脚，这关于进步数据的接纳速率很有协助。
3.3 软件设置
3.3.1 FPGA片上阻抗的完成
接纳模数转化器输出的高速差分线一般都需求终端阻抗匹配，假如这些终端匹配电阻都依托片外电阻完成，就会添加PCB布局布线的难度和下降接纳的信号完整性。FPGA的差分接纳端口一般都带有差分片上阻抗匹配，如图3所示。
阻抗（RD）在100 Ω~170 Ω之间，其典型值为135 Ω，接近于差分线的差分阻抗。依托这些片上匹配电阻，则不需求再外接电阻，而且会到达比外接电阻更好的作用。
软件方面只需设置终端阻抗为Differential。
3.3.2 FPGA高速差分接纳模块的完成
在FPGA上主要是通过调用altlvds模块来接纳ADC输出的高速差分数字信号，如图4所示。
altlvds模块内集成有Fast DPLL，通过它可以以45°为一级精确地调整输入时钟沿与数据之间的联系，然后确保树立和坚持时刻可以满意要求。
altlvds模块还使用输入时钟对输入数据进行双沿收集，将其转化为并行的多路数据。
其输入数据的通道数和分路比也可以通过软件灵敏设置。设置的接纳数据通道数最多为44通道（受限于FPGA的高速差分接纳引脚数），最多可设置的分路比为1：10形式。
此外，此模块上可以设置接纳的最高数据速率为840 Mb/s，最高接纳时钟为420 MHz。
3.4 软件仿真
在Quartus Ⅱ中进行DMUX后的仿真成果如图5所示，输入数据（idata）为800 MHz，输入时钟（in-clk）为400 MHz。从仿真波形上可以看到，尽管输出的数据不是对得很准，可是输出的时钟（kaniclkp）可以确保可以完整地接纳数据。
将输入数据（idata）改为l 000 MHz，输入时钟（inclk）改为500 MHz，其仿真成果依然不错。
3.5 PCB规划
要使FPGA可以很好地接纳模数转化器的输出信号，首要应该确保它们之间布线的差分阻抗满意要求。别的每对差分线要紧邻而且近似等长。
此外要尽量将FPGA的高速差分接纳引脚装备在FPGA的外围，以确保模数转化器和FPGA的连线上尽量没有过孔。
PCB板材的挑选也很重要，要尽量确保它们之间的布线都安置在最外层，而且布线板层要尽量选介质常数小的材料。
为了模块中的内部锁相环可以正常作业，还应该将内部锁相环的供电电源与外部数字电源离隔。图6中示出了一种电路衔接方法，通过大电感将两种电源离隔，再通过多个电容并联滤波，以确保供给内部锁相环电源的稳定性。
4、结束语
通过实践测验，使用FPGA代替DMUX专用集成器材来接纳模数转化器输出的信号，其接纳的数据速率现已超越1 Gb/s，高于器材材料上给定的840 Mb/s的最高速率，彻底到达规划要求。
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