DDS架构根本原理
跟着数字技能在仪器仪表和通讯体系中的广泛运用，可从参阅频率源发生多个频率的数字控制办法诞生了，即直接数字频率组成(DDS)。其根本架构如图1所示。该简化模型选用一个安稳时钟来驱动存储正弦波(或其它恣意波形)一个或多个整数周期的可编程只读存储器(PROM)。跟着地址计数器逐渐履行每个存储器方位，每个方位相应的信号数字起伏会驱动DAC，然后发生模拟输出信号。终究模拟输出信号的频谱纯度首要取决于DAC。相位噪声首要来自参阅时钟。
DDS是一种采样数据体系，因而有必要考虑一切与采样相关的问题，包含量化噪声、混叠、滤波等。例如，DAC输出频率的高阶谐波会折回奈奎斯特带宽，因而不行滤波，而根据PLL的组成器的高阶谐波则能够滤波。此外，还有其它几种要素需求考虑，稍后将会评论。
图1：直接数字频率组成体系的根本原理
这种简略DDS体系的根本问题在于，终究输出频率只能经过改动参阅时钟频率或对PROM从头编程来完成，十分不灵敏。实践DDS体系选用愈加灵敏有用的方法来完成这一功用，即选用名为数控振荡器(NCO)的数字硬件。图2所示为该体系的框图。
图2：灵敏的DDS体系
体系的中心是相位累加器，其内容会在每个时钟周期更新。相位累加器每次更新时，存储在△相位寄存器中的数字字M就会累加至相位寄存器中的数字。假定△相位寄存器中的数字为00…01，相位累加器中的初始内容为00…00。相位累加器每个时钟周期都会按00…01更新。假如累加器为32位宽，则在相位累加器回来至00…00前需求232(超越40亿)个时钟周期，周期会不断重复。
相位累加器的切断输出用作正弦(或余弦)查找表的地址。查找表中的每个地址均对应正弦波的从0°到360°的一个相位点。查找表包含一个完好正弦波周期的相应数字起伏信息。(实践上，只需求90°的数据，由于两个MSB中包含了正交数据)。因而，查找表可将相位累加器的相位信息映射至数字起伏字，然后驱动DAC。图3用图形化的“相位轮”显现了这一状况。
考虑n = 32，M = 1的状况。相位累加器会逐渐履行232个或许的输出中的每一个，直至溢出并从头开端。相应的输出正弦波频率等于输入时钟频率232分频。若M=2，相位累加器寄存器就会以两倍的速度“翻滚”核算，输出频率也会添加一倍。以上内容可总结如下：
图3：数字相位轮
n位相位累加器(大多数DDS体系中，n的规模一般为24至32)存在2n个或许的相位点。△相位寄存器中的数字字M代表相位累加器每个时钟周期添加的数量。假如时钟频率为fc，则输出正弦波频率核算公式为：
该公式称为DDS“调谐公式”。留意，体系的频率分辨率等于fc/2n。n = 32时，分辨率超越40亿分之一!在实践DDS体系中，溢出相位寄存器的位不会进入查找表，而是会被切断，只留下前13至15个MSB。这样能够减小查找表的巨细，并且不会影响频率分辨率。相位切断只会给终究输出添加少数可接受的相位噪声。(参见图4)。
图4：核算得出的输出频谱显现15位相位切断时90 dB SFDR
DAC的分辨率一般比查找表的宽度少2至4位。即便是完美的N位DAC，也会添加输出的量化噪声。图4显现的是32位相位累加器15位相位切断时核算得出的输出频谱。挑选M值后，输出频率会从0.25倍时钟频率开端稍有偏移。留意，相位切断和有限DAC分辨率发生的杂散都至少比满量程输出低90 dB。这一功能远远超出了任何商用12位DAC，足以满意大多数使用的需求。
上述根本DDS体系极为灵敏，且具有高分辨率。只需改动M寄存器的内容，频率就能够当即改动，不会呈现相位不接连。可是，实践DDS体系首要需求履行串行或字节加载序列，以将新的频率字载入内部缓冲寄存器，然后再载入M寄存器。这样就能够尽或许削减封装引脚数。新的频率字载入缓冲寄存器后，并行输出△相位寄存器就会同步操作，然后一起改动一切位。加载△相位缓冲寄存器所需的时钟周期数决议了输出频率的最大改动速率。
DDS体系中的混叠
简略DDS体系中或许会发生一种重要的输出频率规模约束。奈奎斯特原则标明，时钟频率(采样速率)有必要至少为输出频率的两倍。实践最高输出频率约束在约1/3时钟频率规模内。图5所示为DDS体系中的DAC输出，其间输出频率为30 MHz，时钟频率为100 MHz。如图所示，重构DAC后有必要跟从一个抗混叠滤波器，以消除较低的图画频率(100 – 30 = 70 MHz)。
图5：DDS体系中的混叠
