一。 概述
时序逻辑示意图，如下图所示。数据从一个寄存器出来，经过组合逻辑抵达下一个寄存器。
在学习数字电路的过程中，咱们都知道时序逻辑，可是咱们对时序逻辑真的了解吗？
（1）纯组合逻辑电路的缺陷在哪？
（3）纯组合逻辑电路完成不了什么功用？
（2）为什么需求时钟和寄存器呢？
带着这三个疑问咱们来认识一下时序逻辑电路。
二。 同步时序逻辑电路的效果
1. 时序逻辑电路关于组合逻辑的毛刺具有容忍度，然后改进电路的时序特性。一起电路的更新由时钟操控。
比方，在组合逻辑中当各路信号的途径长度不一样时那么组合逻辑的输出就会呈现毛刺。如下图所示。F0和F1抵达最终一个或门的途径长度不一样，那么在F端就会呈现毛刺。
图片来自书本《Verilog HDL高档数字规划》
毛刺信号如下图影印部分所示，因为C经过一个非门才抵达下面的与门，故F1相关于F0有推迟，那么在F端就会形成毛刺，这个毛刺便是有时刻短的时刻输出为0。
图片来自书本《Verilog HDL高档数字规划》
可是运用时序电路，数据A，B，C的触发是在时钟沿，输出信号F也是在时钟沿去采，而这个时钟沿到来的时刻是在F输出安稳之后，故对电路的毛刺具有容忍度。如下图，能够看到最终寄存器的输出O就不存在毛刺。
这个特性使得在时序逻辑电路里边，电路的输出被收集到寄存器里边，并送往下一级电路的时分都是确认的并且是精确的，然后全体电路都是跟着时钟沿在更新。
2. 纯组合逻辑只能由当时输入决议当时输出，而不能实现带反应的逻辑，如下图所示，这样的话，你的电路就会堕入死循环而无法运用。
比方做一个计数器，假如咱们用如下的组合逻辑的方法描绘就会出问题。
而这种带反应的逻辑，必需要经过寄存器把输出暂存起来，再由时钟沿去操控数据的反应更新，这样电路才有含义。
故计数器的正确描绘方法如下。
