模仿集成电路规划流程
1、功用规划阶段
规划人员产品的运用场合，设定一些比如功用、操作速度、接口标准、环境温度及耗费功率等标准，以做为将来电路设计时的根据。更可进一步规划软件模块及硬件模块该怎么区分，哪些功用该整合于SOC内，哪些功用能够规划在电路板上。
2、规划描绘和行为级验证
供能规划完结后，能够根据功用将SOC区分为若干功用模块，并决议完结这些功用即将运用的IP核。此阶段将接影响了SOC内部的架构及各模块间互动的信号，及未来产品的可靠性。
决议模块之后，能够用VHDL或Verilog等硬件描绘言语完结各模块的规划。接着，运用VHDL或Verilog的电路仿真器，对规划进行功用验证（functionsimulaTIon，或行为验证behavioralsimulaTIon）。
留意，这种功用仿真没有考虑电路实践的推迟，但无法取得准确的成果。
3、逻辑归纳
承认规划描绘正确后，能够运用逻辑归纳东西（synthesizer）进行归纳。
归纳过程中，需求挑选恰当的逻辑器材库（logiccelllibrary），作为组成逻辑电路时的参阅根据。
硬件言语规划描绘文件的编写风格是决议归纳东西履行功率的一个重要因素。事实上，归纳东西支撑的HDL语法均是有限的，一些过于笼统的语法只适于作为体系评价时的仿真模型，而不能被归纳东西承受。
逻辑归纳得到门级网表。
4、门级验证（Gate-LevelNetlistVerificaTIon）
门级功用验证是寄存器传输级验证。首要的作业是要承认经归纳后的电路是否契合功用需求，该作业一般运用门电路级验证东西完结。
留意，此阶段仿真需求考虑门电路的推迟。
5、布局和布线
布局指将规划好的功用模块合理地安排在芯片上，规划好它们的方位。布线则指完结各模块之间互连的连线。
留意，各模块之间的连线一般比较长，因而，发生的推迟会严重影响SOC的功能，尤其在0.25微米制程以上，这种现象更为明显。
