现场可编程门阵列(FPGA)系统立异以及向90nm工艺技能的过渡显着进步了FPGA的密度和功用。FPGA规划人员不只需求更高的逻辑密度和更快的功用体现，还要求具有嵌入式处理器、数字信号处理(DSP)模块以及其他硬件IP结构等杂乱的器材功用。可是，因为FPGA规划规划越来越大、越来越杂乱，为了可以捉住少纵即逝的商场时机，规划人员必需赶快完结其规划。
FPGA器材供货商一向努力进步编译时刻功率，改进时序迫临流程，可是却无法满意规划人员更高效作业的要求。Altera Quartus? II软件5.0增强编译技能显着缩短规划迭代时刻，在要害功用通路上进行规划优化，坚持功用已到达要求的区域特性不变，该技能是史无前例的，极大的进步了规划功率。
编译增强优势
现在的一个高档FPGA规范编译流程包含RTL归纳、布局布线等，高密度FPGA的每次规划编译在任何状况下都要消耗45分钟到4个多小时的时刻，这显着束缚了规划人员每天所能进行的迭代次数，或许会少至两次，显着减缓了规划进程。规划人员选用规范编译规划流程来优化部分规划时序功用时也会下降规划功率。这种优化一般晦气于逻辑布局，影响规划中其他部分的功用，不得不进行额定的屡次规划迭代。
关于当今的高密度、高功用FPGA规划，必需具有规划和调试阶段快速迭代的才能。Altera Quartus II软件5.0为高密度FPGA规划供给了最先进的技能，如曾经只要专用集成电路(ASIC)才具有的增强规划和编译才能等。与相应的ASIC比较，FPGA编译功率更高，ASIC即便选用增强办法，仍需求几小时到几天的时刻来完结编译，而FPGA编译只需求几分钟到几小时的时刻。
规划人员选用Quartus II增强编译技能，可以逐渐编译其规划分区，比进行悉数规划的规范编译时刻缩短近70%。功用保存是增强编译技能的另一个首要优势。经过只对规划中的一个分区进行编译，可以坚持其他部分的功用和成果不变。这种功用保存特性使规划人员可以以更少的规划迭代，更高效的到达时序迫临。
编译增强使规划人员可以以逻辑和物理分区的方式组织规划，进行归纳和适配。只针对特定规区分区进行新的编译，然后可以显着缩短规划迭代时刻。编译增强特性有助于根据模块的规划，对没有修正的规划模块，坚持其功用不变。规划人员还可以只对特定规区分区选用物理归纳等优化技能，而不改动其他模块。
传统上，一个层次规划在进行逻辑归纳和适配之前转换为单一的网表，每修正一次规划，就要对整个规划进行从头编译，减缓了规划进程。而编译增强特性使规划人员可以沿恣意层次鸿沟区分规区分区。选用Altera Quartus II软件，可别离对不同的层次规区分区进行归纳和适配。分区可以组合、兼并构成网表后，进入后边的Quartus II编译流程。从头编译规划时，规划人员可以为每个分区挑选运用新的源代码、后归纳成果以及后适配成果。
编译增强规划流程
Quartus II编译增强特性改进了规范Quartus II规划流程，使规划人员可以从头运用、保存前次编译成果，节约编译时刻。在一个规范规划流程中，源代码完结后，假如修正规划中的任何部分，规划都要从头进行编译，处理源代码，布局一切逻辑。选用这种办法的原因之一在于可以得到质量最佳的成果。经过处理悉数规划，编译器可以进行大局优化，改进面积巨细，进步功用。可是，关于有些状况，需求选用增强编译规划流程。当选好规划中的一个分区，并在器材平面布置中进行布局后，规划人员可以加快其规划编译时刻，而坚持成果质量不变，乃至进步成果质量。
规划人员或许期望在规划主体完结后，在规划后期修正或优化一个特定模块时，选用编译增强技能。在这种状况下，他们可以坚持没有改动的模块功用不变，缩短后边迭代的编译时刻。编译增强特性在有些状况下，可以一起有利于缩短编译时刻和到达时序迫临。规划中有些分区丢掉或不完好时，该特性还可以用于对其他分区进行编译和优化。
规区分区和规划层次
一般的规划实践是生成模块化或层次化的规划，对实体别离进行规划，然后在高档工程中例化，构成一个完好的规划。编译增强技能对规划中的每个实体不主动处理为规区分区;规划人员必需在该工程顶层以下，指定一个或多个层次。生成分区使编译器不对整个分区鸿沟进行优化，但仍可以经过对每个分区别离进行归纳和布局，来完结编译增强技能。
因为分区必需由层次化的鸿沟进行阻隔，因而分区无法成为一个层次化实体中逻辑的一部分。构成一个分区后，该分区内的每个层次化实体成为同一分区的组成。规划人员可以在一个已有分区中，为该层次化实体生成新的分区，在这种状况下，新分区中的实体不再是更高档别分区的组成部分。
规区分区和物理区域
编译增强特性的规区分区为逻辑分区，有别于器材平面布置图中的物理区域，在平面布置图中，对巨细和方位进行了规则。一个逻辑规区分区不是指器材的物理部分，不用于直接操控逻辑布局。
一个逻辑规区分区在规划层次之间树立一个虚拟鸿沟，因而每个分区别离进行编译，彼此之间不会产生逻辑优化。在选用编译增强技能树立规划时，主张规划人员将每个规区分区分配给一个物理区域，来进步成果质量。
生成规区分区的主张
规划人员规划规划时，应紧记每个分区的巨细和规模，以及规划中的不同部分在规划进程中会怎样改变。因为选用分区时，不会呈现穿插鸿沟优化，规划成果质量以及功用会跟着分区数量的添加而下降。因而，虽然更多的分区可以更大的缩短编译时刻，规划人员仍是应该束缚分区数量，防止成果质量下降。
在ASIC规划流程中，规划人员要记载每个分区的输入和输出端口，尽或许防止跳过分区鸿沟的任何时延。此外，规划人员应尽量削减跳过分区鸿沟的通路数量，以简化时序迫临处理，也应尽或许以时钟域来区分区域。
生成规划平面布置图
一旦完结规区分区后，规划人员应在器材中为每个分区分配一个物理方位。分区规划生成平面布置图的最简略办法是对每个分区(包含顶层分区)生成一个物理方位束缚。
关于选用编译增强的规划而言，平面布置图方位规划十分重要，这是因为当器材中某个区域的大都资源现已占用时，它可以协助防止适配器向该区域放置或替换部分规划。在这种状况下，其他分区的后适配网表布局迫使适配器在器材的闲暇部分放置新的或修正后的分区。这样做会直接导致两个晦气成果。榜首，因为物理束缚的数量增多，适配器必需全速工作，因而编译时刻显着延伸。第二，因为方针分区的布局涣散在器材中，因而成果质量会下降，有时乃至十分显着。
使用Quartus II前期时序预算器的优势
前期时序预算器不用进行完好的规划编译，即可供给精确的规划时序预算。预算成果平均在实践规划功用的11%以内。规划人员可以选用时序迫临平面布置图编辑器来检查该功用生成的布局预算，辨认出要害通路，根据需求参加或修正平面布置图束缚。然后，前期时序预算器可以敏捷评价平面布置图方位分配或逻辑修正的作用，对规划变量进行快速迭代，协助规划人员找到最佳计划。
分区平和面布置图计划成功的要害
规划人员在为成果生成平面布置图方位分配之前，应对成果进行比较，假如不能契合以下原则，应考虑选用其他计划：
在规区分区完结和生成平面布置图方位分配之后，不该观察到fMAX劣化。在许多状况下，答应fMAX略有添加。
在规区分区完结和生成平面布置图方位分配之后，面积添加不该超越5%。
布线阶段花费的时刻不该显着添加。假如布线时刻显着添加，平面布置图方位分配或许产生了很多的布线拥塞。
为协助修正和优化每个分区的方位分配，规划人员可选用Quartus II软件的时序迫临平面布置图来确认布线拥塞的区域。
定论
Altera Quartus II编译增强技能显着缩短了规划迭代时刻，其功用保存特性是史无前例的，极大的进步了规划人员作业功率。规划人员选用该技能每天可以进行4至5次的高密度FPGA规划迭代，而选用传统编译办法只能进行1至2次迭代，规划迭代时刻削减近70%，显着缩短了悉数开发时刻。编译增强特性完结的功用保存功用使规划人员可以以更少的规划迭代，更高效的到达时序迫临。
