1，高速串口不需求传时钟来同步数据流，没有时钟周期性的沿变，频谱不会会集，所以噪声搅扰少许多。以PCIE和SATA为例，时钟信息通过8b/10b编码现已集成在数据流里边，数据自身通过加扰，肯定不或许有多于5个0或许5个1的长串（利于时钟康复），也肯定不存在周期性（防止频谱会集）。这样，通过数据流的沿变能够直接用PLL康复出时钟，再用康复的时钟收集数据流。这有什么优点？时钟信号耗费的功耗极多，带来的噪声也最大，不传时钟能够降低功耗，削减噪声。
2，一切高速串口都选用差分总线传输，外界噪声一起加载到并行传输的两条差分线上，相减之后能够抵消，对外部噪声的反抗能力强。
3，没有时钟skew问题，由于它底子就没有同步时钟，不存在时钟和数据流的对齐问题。只需求确保差分信号线是对齐的就行，这是很简单的，由于差分信号线的值总是相反，相关性强，易操控。一根线跳的时分，另一根线通过一个非门的延时马上会跳，这个非门的延时是很简单补偿的。并行总线最大的问题便是多根线传输的时分，无法确保一切的沿变都对齐，很有或许传着传着某些信号跟不上，落后了一个T，数据就传错了。想操控也难，由于各个信号没有相关性，相互的沿变自身便是独立的，由于布线不同，很有或许一个跳的早点，另一个跳的晚点，再加上各个传输线电阻不同，噪声不同，传一瞬间就分辩不出来哪个值对应哪个周期。
4，线少，搅扰少。并行传输，一般32根或许64根，一根线跳变，会给周围的线带来噪声，频率越高，这种噪声越大，很简单导致其他线值被篡改或许无法辨认，所以频率不或许很高。串行传输一般就4根数据线，分红Rx两根差分线和Tx两根差分线，差分线总是往相反方向跳，能够抵消各自的跳变噪声，比方Rx的正极性发生跳变时会发生噪声，这种噪声能够被Rx的负极性以相反的跳变直接抵消掉（由于他们是差分信号对），总的噪声为0，根绝了内部噪声。综上，串口传输的各种优势使得其表里噪声皆免疫，又没有信号对齐之忧，能够以极高的速率传输。比方SATA能够以6Gb的速率传输数据流，PCIE能够以8Gb的速率传输数据流。这种速率，并行传输是底子做不到的，更不要说串行传输还能节约很多引脚。
为了进步单根线的传输速率，有必要要讲到咱们模仿电路工程师的三大法宝，差分信号（differential signaling），时钟-数据康复（Clock-Data Recovery，简称CDR），和信道均一化（Channel Equalization，Eq）
差分信号的优点不外乎抗搅扰能力强，引进的噪声也比较小，尽管有必要要两根线，但速度从几百M进步到几G，仍是很值得的。
CDR的优点消除了skew，削减了时钟的功耗和噪声（但多出了CDR电路自身的功耗和噪声），一起防止了电磁搅扰。想想在PCB或许电线上传一个15G的时钟，太带感了，幸而咱们不必做这种事。
信道均一化适当值得一提，这才是SerDes高速开展的决议性要素，所以我决议花点文字讲一下。
一般来说，实在国际中的信道都是低通特性的，处处都是小电容，所谓绝缘体中的分子在高频情况下吸收电场能量，再加上金属线中的趋肤效应，所以咱们想要的高频信号走不了多远就不像姿态了，比方下面某信道的频率特性（绿线）。
如图所示，在对应28Gbps的频点上，信号能量被衰减了30db，电压起伏只剩3%了；在对应56Gbps的频点上更惨，65db意味着信号电压摆幅剩余不到千分之一。在这种信道中，发送端一个完美美丽的数据眼图：
到了接纳端会变成这样的一堆废物：
什么都辨认不出来对吧。可是，通过咱们聪明的工程师们一番尽力，均一化开关翻开，信号就变成了这样：
已然有了三大法宝，他们只能用在串口上吗?
答案很显然，不是，串口能够用的，咱们并口相同能够用。那为什么并口不必呢？
差分信号这条不必说了，并口的电线原本现已够多了，数目还要再翻一倍？体系工程师会杀人的。
CDR含义也不大，横竖你并口速度也不高，一堆数据线中趁便传下时钟，比做接纳端做CDR再采样每一位数据省劲多了。
信道均一化归于屠龙之技，不必差分信号的话也就传几百M，原本就没啥衰减，用这个干啥？仍是考虑下各种噪声串扰的问题吧。
所以答案就呼之欲出了。串口为啥比并口快？是由于串口的特性和运用场景，决议了它愈加适宜选用一些能够进步单根信道速率的规划办法，这些办法用在并口上并不适宜。
从现有的运用看来，需求持续安稳高带宽的运用，往往运用高速串行接口，一根带宽不行再加一根，各种视频网络运用，根本如此。而一些前史留传速度不高的运用，还有一些需求突发性高带宽的运用，并口依然存活，比方很特别的DDR。尽管XDR/GDDR/HMC/HCM这些新标准都在企图引进SerDes， 但DRAM职业的特别性仍是让并口持续存活着。
