根据DBL结构的嵌入式64kb SRAM的低功耗规划

摘要: 针对嵌入式体系的低功耗要求，选用位线切割结构和存储阵列分块译码结构，完结了64 kb低功耗SRAM模块的规划。 与一般布局的存储器比较，选用这两种技能使存储器的功耗下降了43% ，而面积仅增加了18%。
要害词：存储器；SRAM；位线切割；分块译码

嵌入式存储器的容量及其在体系芯片中所占的面积越来越大，对其操作所带来的动态功耗成为体系芯片功耗中重要的组成部分，因而，有必要寻求有用的低功耗规划技能，以下降嵌入式存储器对整个体系的影响。为了下降存储器的功耗，人们选用了字线切割、分级字线译码以及字线脉冲发生等技能，大大下降了存储器的动态功耗。 别的一种能有用下降存储器动态功耗的技能便是位线切割(DBL)。 针对体系要求，笔者选用DBL结构以及一种存储阵列分块译码结构，完结了64 kb嵌入式存储器模块的规划。

参数的批改与公式的从头推导

DBL结构的原理
　　
DBL结构便是经过将两个或许多个SRAM存储单元进行兼并，以削减衔接到位线上的晶体管数目，然后减小位线电容，到达下降存储器动态功耗的意图。 图1w给出了将4个SRAM单元衔接在一起并经过传输管衔接到位线上的电路示意图。 与一般布局的位线结构比较，图1w所示的DBL结构中衔接到位线上的传输管数目削减了3 /4。

DBL结构有两个要害:第1，确认存储阵列行数N 与兼并的单元个数M 之间的最优联系。 所谓最优是指兼并后存储器的动态功耗最小。 关于这个联系，文献[ 1 ]中给出了相应的公式:
p_nor = (1 /M + 0.1) + 2 ( (M + 1) / (N (ΔV /V ) ) ) 　， (1)
M_{op t} = ( (N /2) (ΔV /V ) ) ^{1 /2} 　， (2)
式中ΔV 表明位线上电压的摆幅， V 表明电源电压。第2，确认兼并后各个管子的宽长比。下面，针对这两个问题进行评论。


DBL功耗公式的批改

公式(1) ， ( 2)是在下述假定下得出的:在SRAM中，位线的电容主要是由存储单元中传输晶体管的漏极电容和位线的金属连线电容构成，而且金属线的寄生电容是与位线相连管子漏极总电容C的10% ，则图2中寄生电容C₁ 和C₂ 可表明为
C₁ = C M /N 　， 　C₂ = C /M + 0.1C　。


可是，上述假定并没有真实反映位线电容的构成，因为位线电容的组成包含存储单元中传输晶体管的源/漏电容C_BS ，位线间的耦合电容C_BB ，位线与横向字线之间的耦合电容C_WW ，位线与地线的耦合电容C_BSS ，位线与电源线的耦合电容C_BDD ，位线的金属连线电容C_W 等。 跟着深亚微米技能的开展，在位线总电容中，传输晶体管的源/ 漏电容C_BS 所占的份额只要60% ～ 70% ，其他的电容重量共占30% ～40%，在这种情况下公式规划电路会带来较大的差错。 别的，对C₁ 的舍入过大，由此也引入了很大的差错，有必要进行批改。 笔者对公式的从头推导如下。

假定存储阵列的行数为N， DBL 结构中兼并的存储单元数为M，一般布局结构(N 行) 中， 与位线相连的一切传输管漏极的总电容为C，并假定位线上其他的寄生电容是此漏极总电容的30% ， 则图2中%&&&&&%C₁ 和C₂ 可表明为
C₁ = C (1.3M + 1) /N 　， 　C₂ = (C /M ) + 0.3C　。

假定读写操作时子位线不进行预充电，而且其电压值能够到达电源电压，用ΔV 表明位线上电压的摆幅，那么，图2中DBL存储器的动态功耗可表明为

p =f (M ) = (C2 ΔV V + 2 C1 V2 ) f = [ (C /M + 0.3 C) ΔV V + 2 C ( (1.3M + 1) /N ) V2 ] f (3)

依据规范存储单元的功耗表达式pstan = (C ΔV V ) f　， (4)
对式(3) 归一化得pnor = (1 /M + 0.3) + 2 ( (1.3M + 1) / (N ΔV /V ) ) 　， (5)
因而可求得功耗最小时的M 值Mop t = ( (N /2. 6) (ΔV /V ) ) 1 /2 　。 (6)
　　假如存储阵列的行数N = 1 024，位线电压改变率ΔV /V = 011，则Mop t ≈ 6， pnor ≈ 0164。 可是假如依照公式(1) ， (2) 核算，则_{Mop t} ≈ 8， p_nor ≈ 0140，后边的规划均依据批改后的公式(5) ， (6)。

管子宽长比的挑选
在6管存储单元中，为了完结正常的读写操作，各个管子的宽长比有必要满意必定的约束条件，这种约束条件一般用上拉比P_R 和单元比C_R 来描写。 关于图3@ 所示的存储单元，有C_R = (W_{N 2} / L_{N 2} ) / (W_{N 4} /L_{N 4} ) P_R = (W_P1 / L_P1 ) / (W_{N 3} /L_{N 3} ) 。 为了完结正常的读出操作，不发生“读翻转”，要求C_R 大于1.8 (V_DD = 3.3V， Vt = 0.5V) [ 7 ] ，因而N₂ 比 N₄ 有更好的导通性。 为了完结正常的写入操作， 要求P_R 小于1 (V_DD = 3.3V， V_tp = 0.5V 和μ_P /μ_N =0.5) ，也便是说， N₃ 应该比P₁ 有更好的导通性。 在DBL结构中，假如存储单元中各个管子的W /L 与 一般结构中的相同，明显，因为N4 和N6 (N3 和N5 ) 的串联等效联系，使得CR 的条件更简单满意，而PR 的条件更不简单满意，然后使写入操作变得愈加困难。 因而， 为了完结正常的读写操作， 应合理确认管子N₄ 和N₆ (N₃ 和N₅ ) 的宽长比。N4 和N6 宽长比的挑选，能够经过将N₄ 和N₆ (N₃ 和N₅ ) 近似成串联电阻来预算，如图3w 所示。 为了便利剖析，假定N₄ 和N₆ 的结构相同。 明显，为了坚持原先存储单元正常的读写功用，应该将N₄ 和N₆ 的宽长比都加倍，而其他管子的宽长比坚持不变。


分块译码的DBL 结构

经过前面的剖析能够看出，关于位线很长的存储阵列，经过选用DBL技能，选取合理的M 值，动态功耗会有所减小。 可是，以上的剖析并没有考虑不同尺度的管子以及不同的地图布局风格等要素的影响。 别的，在DBL结构中，因为还附加了其他的操控逻辑电路，其自身也有功耗，因而，实践功耗并不能彻底依照公式(5)核算。为了进一步下降存储器的功耗，笔者在DBL结构的基础上，规划了存储阵列的分块译码结构。首要，为了使地图形状满意要求，将64kb SRAM划分红8个8kb的子阵列，并使用地址信号A₁ ， A₂ ， A₃ 译码后对8个8kb子阵列进行挑选。 这不只满意了地图的布局要求，也下降了存储器的功耗，整个布局如图4v所示。分块译码的DBL结构主要是针对每个8kb的存储子阵列规划的，如图4w所示，每个8kb的子阵列由左右两个存储阵列模块构成。 其作业原理为:使用列地址线A₀ 和A₀ 操控行译码器的输出，使得在任何读写周期，左右两个存储阵列只要一个被选中，这样整个64kb的SRAM就有1 /16子阵列处于活动状况，然后减小了因为字线充放电引起的动态功耗。

图4w中，操控逻辑的详细结构如图4x 所示，子阵列sub DBLmemroy arrayi ( i = 0～7)的结构如图4y所示，每个子阵列有512行，即N =512，依据公式(6) ，兼并后的存储单元数M =4



依照分块译码的DBL结构，选用chartered 0.35μm双层多晶三层铝布线的n阱CMOS工艺，完结了嵌入式64kb SRAM模块的规划，地图面积1。 4mm 4. 7mm (一般结构的地图面积1.3mm 4. 3mm)。 Starsim仿真结果表明，选用分块译码DBL结构的存储器的均匀电流约为37mA，一般结构存储器的均匀电流约为65mA。

结束语

以上评论了嵌入式64kb SRAM的低功耗规划，经过选用DBL结构以及存储阵列分块译码结构，使得存储器的功耗下降了43%，而面积仅增加了18%。 仿真结果表明两者的最小拜访周期都约为15 ns。 因而，依据A T2 P (A 是面积， T是拜访周期， P是功耗)来衡量，这种低功耗规划办法是可行的。跟着嵌入式存储器容量的加大以及深亚微米技能的开展，亚阈值漏电流所形成的静态功耗现已不行疏忽，寻求有用的低功耗规划技能仍然是值得讨论的课题。