摘要：旋转机械的振荡监测，关于机械的安全运转和进步设备运用率有重大意义。运用FPGA的并行处理才干，选用高速可编程FPGA模块和嵌入式开发的结合办法，提出了一种依据FPGA的高速、多通道、同步采样完结办法。论述了关于高速AD芯片的操控，硬件的布局布线，以及关于体系的功用要求，进行了软硬件的规划和调试。经过仿真和试验的成果表明，关于信号发生器宣布的高频率正弦波，上位机上能够显现出无缺的波形，即依据FPGA的采样规划能够到达多通道，高速采样的要求，能够完结对高速旋转机械振荡的实时监测。
0 导言
大型旋转机械包含了汽轮机、水轮机、压气机等机械设备，是航空、电力、机械、石油化工等范畴的关键设备。跟着工业出产和运转机组的参数不断进步，对设备的可靠性、安全性、经济性提出了更高的要求，促进了关于旋转机械设备振荡监测技能的研讨。
现在完结数字信号处理首要有两种方法：一种是运用数字信号处理器(DSP)，DSP芯片的内部选用程序和数据分隔的哈夫结构，并且具有专门的硬件乘法器，能够广泛选用流水线操作，供给特别的DSP指令，能够用来快速地完结各种数字信号处理算法。可是，因为遭到DSP本身功用的约束以及程序指令按次序履行的特征，难以完结大规模、高速运算;另一种则是现场可编程门阵列(FPGA)。FPGA的结构首要分为三部分：可编程逻辑模块、可编程I/O模块、可编程内部连线，这样就大大降低了印刷电路板规划的作业量和难度，一起，FPGA具有强壮的逻辑功用，能对多路信号进行并行处理，能够自定义模块和自定义指令，有用进步了规划的灵敏性和功率。因而，在比较低的取样速率时，全体上很杂乱的程序能够运用DSP;而在高速，多通道采样方面，FPGA具有显着的优势。实践中，一般的水轮机，汽轮机的旋转速度在每分钟几千转，能够运用DSP完结数据采样，可是遇到超越每分钟万转以上的旋转机械，就能够运用FPGA来完结高速采样。
本规划选用高功用的FPGA芯片EP3C25Q240，高速多通道同步采样AD芯片THS1207，经过杰出的PCB布局、模块化编程、多通道并行处理，完结关于高速旋转机械的振荡监测与剖析。
1 并行体系的作业原理
1.1 体系内部构成
并行体系作业原理框图如图1所示。本体系选用自顶向下的规划办法，能够首要分为AD模块、FPGA操控模块和以太网通讯模块。外部振荡模仿信号经过信号调制电路后进入AD芯片进行12位模数转化，之后把数字信号并行传递给FPGA芯片。得到采样数据后，FPGA对信号进行并行处理，然后将处理过的数字信号经过以太网完结与上位机的数据通讯。
FPGA模块是信号处理体系的中心，它首要完结对数据收集的操控，对数字信号的并行处理与运算以及以太网通讯。
1.2 体系外围接口
体系外围首要有AD转化电路、信号调度电路、键相电路、SDRAM和EPCS电路、电源电路、JTAG和AS调试接口、以太网接口和LED显现接口等。
2 板级电路规划
作为操控中心的FPGA芯片选用Altera公司的Cyclone系列的第三代EP3C25Q240，它具有丰厚的资源和引脚数量，满意满意本体系需求。凭仗其低功耗、高功用、低本钱的史无前例的组合，拓宽了大批量、本钱灵敏的使用。
考虑到规划的高速多通道的要求，AD选用了Texas Instruments出产的高速芯片THS1207。THS1207是一个CMOS、低功耗、12位、6 MSPS模仿-数字转化器。对速度、分辨率、带宽和单电源操作都十分合适使用在雷达成像、高速收集和通讯。输出差错校对逻辑的多级流水线架构，并供给了在整个作业温度范围内无失码。该THS1207由四个模仿输入，一起进行采样，这些输入能够独自挑选，装备为单端或差分输入。为ADC供给1.5～3.5V的内部参阅电压。外部也能够参阅挑选合适ADC精度和温度漂移要求的使用，如图2所示。
D0-D11是并行数据输入/输出口;CS1为芯片的片选信号;RD和WD分别为读写信号;CONV_CLK为供给给AD芯片的作业时钟信号;SYNC为数据同步信号;REFP和REFM为AD的参阅电压，能够挑选内部或外部参阅电压，本规划中选用了内部参阅电压;BVDD和DVDD是数字正电源，AVDD是模仿正电源;BGND和DGND是数字地，AGND是模仿地;AINP、AINM、BINP、BINM为模仿信号输入的四个通道。
FPGA和上位机的数据通讯需求由以太网模块来完结。以太网选用高速DM9000A芯片，该芯片是台湾DAV%&&&&&%OM公司推出的一款高度集成、功用强壮、引脚少、性价比高的单片快速以太网操控芯片，十分适用于嵌入式体系规划。DM9000A首要特性是：集成10/100M物理层接口;内部带有16K字节SRAM用作接纳发送的FIFO缓存;支撑802.3以太网传输协议;体积小，只要48个引脚;功耗十分低，单电源3.3V作业，内置3.3V变2.5V电源电路，I/O端口支撑3.3～5.0V的容差。FPGA与以太网的接口示意图如图3所示。
3 多通道并行处理
因为FPGA具有并行处理的优势，在高速多通道同步采样中，更能满意规划的要求。挑选硬件描绘言语为Verilog，它能够在多种笼统等级对数字逻辑体系进行描绘，能够显式地对并发和守时进行建模。本规划是四片AD芯片的同步高速采样，运用FPGA具有的自定义外设以及自定义指令的功用，关于四片AD芯片完结了同步采样的操控，并对数据并行处理。
3.1 单片ADC的操控
AD芯片THS1207的单通道采样的最大采样速度是6MSPS，四通道采样的最大采样速度是1.5MSPS，本规划选用的是四通道同步采样形式，四通道时序图如图4所示。
在转化过程中ADC有一个自在运转的外部输入时钟CONV CLK。跟着每一个CONV CLK信号下降沿，四个通道模仿信号转化后的值供给给相应的读出信号中的数据总线。READ+是，CS1三者的逻辑集成信号，READ+为低电平时表明读有用。信号SYNC是低电平时，第一个通道的数据到数据总线，随后SYNC拉高，第二、三、四通道的数据按次序顺次读取。
3.2 多片AD的同步采样及并行处理
单个AD的操控完结后，就很简单扩展到对四片AD的操控。在收集多通道数据时，需求坚持同步采样，本规划选用的办法是每一路信号经过各自的信号调度电路和ADC转化完毕后，ADC坚持数据，由FPGA顺次读取。
在硬件布局时，四片AD共用数据线，读写信号和AD转化时钟信号。因而FPGA经过写指令一起发动这四片AD芯片，十六个通道的模仿信号进入AD。每片AD都有一个数据同步信号SYNC，当判别得到四片AD中的某个SYNC信号是低电平时，则能够为十六道数字信号已同步到位，经过片选信号的切换顺次读取各个AD芯片的数据并暂时储存在寄存器中。也能够依据自己需求，敞开和封闭某些AD，挑选特定的通道数据进行读取。同步采样原理图如图5所示。
3.3 自定义指令
自定义指令是FPGA的嵌入式软核nios ii的一大特征，nios ii有着一个开放式的ALU，用户能够依据自己的要求增加自定义指令来完结使用需求，大大表现了nios ii软核的灵敏性。自定义指令的功用是运用Verilog言语，由电路模块来完结的。因而，相比较运用C言语编程来完结功用，自定义指令具有履行速度快的显著特征。Nios ii支撑四类自定义指令：组合逻辑指令、多周期用户自定义指令、扩展用户自定义指令、内部寄存器自定义指令来满意各种使用状况。
本规划中旋转机械的振荡信号虽然在硬件中经过了信号调度，可是因为%&&&&&%间参数的问题，仍旧会存在数据的误差，运用了自定义指令中的多周期用户自定义指令将数据进行批改。多周期指令需求数据指令和逻辑指令。运用start信号开端履行指令，done信号来表明履行完毕，能够回来成果。
一起关于收集得到的数据进行傅里叶变换、滤波等处理，经过自定义指令也能完结，提升了FPGA的信号处理才干。
4 AD时序仿真
仿真在FPGA的开发中扮演了重要的人物，运用modelsim仿真软件来对编好的AD程序进行时序验证。AD正式作业前，需求经过向AD内部操控寄存器、CR1写指令发动AD，然后才干读取数据。发动AD芯片THS1207的流程图如图6所示，发动AD的仿真成果如图7所示。
AD芯片THS1207正常发动后就能够开端读取各个通道的数据，因为本规划是十六个通道顺次采样，采样完毕后，需求经过片选操控信号顺次读取各个通道的数据，仿真成果如图8所示。
从仿真成果验证得到编写的AD程序能够完结十六道采样的规划要求。
5 试验成果
试验选用AD四通道同步采样，运用信号发生器发生正弦波，挑选同步采样办法对每个正弦波采样128点，经过以太网传送到上位机，采样得到的波形如图9所示。
能够运用FPGA的自定义指令，依据需求将得到的数据进行处理，如图10，对得到的波形数据进行偏置为-10和扩大倍数为1.05的批改。
试验中当信号发生器宣布正弦波的频率到达3000Hz时，即采样频率到达384kHz时，FPGA收集波形才干到达了最大值，相当于180000r /min的旋转机械的基频信号。当超越3000Hz时，采样得到的波形会呈现毛刺现象。剖析原因，首要是因为nios ii进、出中止服务程序，以及中止服务程序中对采样数据的读取需求花费必定的时刻。
6 完毕语
本规划运用FPGA并行技能、自定义模块化规划以及nios ii的特征功用即自定制指令，完结了关于旋转机械振荡信号的多通道高速同步采样。显现了FPGA可编程、规划灵敏、高速的特征，一起也验证了依据FPGA的多通道高速采样体系的可行性。
依据试验成果和理论的最大采样速度还有距离，能够进一步改善体系规划，例如选用DMA优化程序，进步速率。
