现场可编程门阵列(FPGA)作为专用集成电路(ASIC)范畴的一种半定制电路，能够依据规划的需求灵敏完成各种接口或许总线的输出，在设备端的通讯产品中已得到越来越广泛的运用。FPGA 是根据静态随机存储器(SRAM)结构的，断电后程序丢掉后的每次上电都需求从头加载程序。且跟着FPGA 规划的晋级，加载程序的容量也越来越大，如Xilinx 公司的Spartan – 6 系列中的6SLX150T，其加载容量最大能够到达4.125 MB。在通讯产品中，要求体系发动快，相应FPGA 加载时刻尽可能短，因而其加载方法是产品规划时必需求妥善解决的一个问题。文章介绍了经过杂乱可编程逻辑器材(CPLD)对FPGA 加载方法的并行完成，满意通讯体系的加载速度快、占用资源少的要求。
1 FPGA 常用装备方法
FPGA 的装备数据一般存放在体系中的存储器材中，上电后控制器读取存储器中的bit 文件并加载到FPGA 中，装备方法有JTAG、从并、从串、主从4 种，不同厂家叫法不同，但完成方法根本都是相同的。
(1)鸿沟扫描JTAG 方法。单板调试阶段常用JTAG 形式，该方法需求控制器，FPGA 等芯片JTAG 接口构成菊花链，且在该形式下，控制器其他功用不能运用。
(2)从串方法。从串加载方法占用资源少，主要是和FPGA 相连的I/O接口较少，可是一个装备时钟只能传输一个bit 数据，速度相对较低。
(3)主从方法。该方法最主要的缺陷是配套运用的FLASH 存储器有必要是FPGA 厂家指定的类型，且这个FLASH 容量不大，不能和控制器的FLASH 共用，运用这种方法，单板上就会有两个FLASH，添加产品成本，因而该计划运用较少。
(4)从并方法。即文章中讨论的FPGA 加载计划。
2 从并加载方法的完成
以Xilinx 公司Spartan – 6 系列FPGA 为例，与从并加载相关的管脚如表1 所示。
表1 从并加载管脚称号
由表1 能够看出，从并加载接口占用的管脚资源是比较多的，即便加载数据总线运用8 位，也要14 个管脚，CPU 一般没有这么多通用输入/输出(GPIO)口，因而从并加载一般和CPLD 配套运用。其加载流程如图1所示。
图1 SPARTAN-6 从并加载流程
3 根据CPLD 的FPGA 加载计划
3.1 计划介绍
在设备端通讯产品中，根据CPLD 的FPGA 从并加载框如图2 所示，装备数据存储在FLASH 中，且在加载数据之前，CPU 经过部分总线和双倍速内存(DDR)接口，将装备数据从FLASH 中搬移到DDR 颗粒;真实需求加载时，再经过DDR2 接口将装备数据搬移到CPU 的缓存中，DDR2接口速度很快，其时钟频率能够到达266 MHz，因而①、②两步加载时刻能够忽略不计。
图2 根据CPLD 的FPGA 从并加载框
之后CPU 经过和CPLD 的接口③——8 位的部分总线接口，将装备数据逐字节的写入CPLD 的寄存器中。以MIPS 系列CPU XLS408 为例，XLS408 作业时钟频率为66.7 MHz，写总线周期最快需求10 个作业时钟周期，即6.67 MHz，这一步受部分总线速度约束。
数据写入到CPLD 后，再经过接口④ ——CPLD 与FPGA 之间的从并接口，将数据加载到FPGA，从并接口是同步总线，加载时刻受限于总线时钟CCLK 频率。
本计划的长处为：① 、② 两条途径能够在加载之前处理，且运转速度快，不占用加载时刻。加载时刻只受③ 、④ 的约束，而③ 受限于写总线周期距离，④受限于从并接口的时钟。
3.2 程序完成
CPLD 从并程序选用verilog 言语完成，该加载模块接口界说如下：
程序完成流如图3 所示。
图3 根据CPLD 从并加载FPGA的程序流程
FPGA 加载片选和写信号发生部分代码如下：
4 仿真及加载成果剖析
根据modelsim 6.5SE 仿真波形能够看出CPU 每加载1 字节数据需求向CPLD 写1 次加载数据，这共需花费一个部分总线周期，部分总线频率最快为6.67 MHz。因而CPU 加载4.125 MB 数据到CPLD 共需时刻为：
CPLD 需求1 个CCLK 周期写1 字节数据到 FPGA，CCLK 则是运用CPU部分总线的写信号发生，能够完成CCLK 和数据的同步，因而CCLK 时钟速率为6.67 MHz，因而加载4.125 MB数据到FPGA，共需时刻为：
FPGA 上电需求1 ms，因而当FPGA 运用SPARTAN-6 系列最高端的6SLX150T 时，选用根据CPLD 的从并加载方法，共需求的加载时刻为1.221 s，满意通讯产品FPGA 加载时刻小于2 s 的要求。而假如选用从串等加载方法，运用ARM7 处理器作为控制器，关于CycloneII 系列中的EP2C35，装备文件巨细1.16 MB，加载时刻需求1.30 min;选用根据CPLD的从串加载方法，加载相同4.125 MB的FPGA 数据，CPLD 加载时钟33MHz，则加载时刻需求3.8 s，FPGA加载时刻过长，则会影响体系的发动时刻。
表2 是常用加载方法加载6SLX150T 类型FPGA 芯片数据所需时刻比较。
表2 FPGA 加载时刻比照
从上述剖析能够得出结论，假如进步CPU 的部分总线写速度，加载FPGA 的时刻就会更快。
5 结束语
运用根据CPLD 的FPGA 从并加载计划，相关于其它几种加载方法，尽管加载管脚增多，但加载时刻大大缩短，而且假如进步CPU 部分总线的写速度，加载速度有进一步进步空间，满意通讯体系快速发动的要求，具有很高的实用价值。
