从低密度的后通孔TSV 硅3D集成技能，到高密度的引线混合键合或3D VSLI CoolCubeTM处理计划，研究人员发现许多开发新产品的时机。本文概述了当时新式的硅3D集成技能，评论了图画传感器、光子器材、MEMS、Wide I/O存储器和布局先进逻辑电路的硅中介层，环绕3D渠道功用评价，要点介绍硅3D封装的首要应战和技能发展。
硅的3D运用时机
从开端为图画传感器规划的硅2.5D集成技能，到杂乱的高密度的高功用3D体系，硅3D集成是在同一芯片上集成一切功用的体系芯片（SoC）之外的另一种支撑各种类型的运用的处理计划，可用于创立性价比更高的体系。硅3D集成技能的首要优势：缩短互连线长度，下降R.C积，让先进体系芯片（SoC）能够笔直区分功用，进一步下降体系尺度和外形因数。
在第一批呈现的3D产品中，业界以为存储器层叠计划能够进步DRAM/逻辑操控器的容量/带宽，适用于高功用核算体系、图形处理器、服务器和微型服务器（图1）。
图1：与逻辑操控器相连的DRAM混合存储器层叠模块（HMC）（来历：美光）。
美光的混合存储器模块（HMC）和海力士的宽带存储器（HBM）开端进入量产阶段，这两个处理计划都衔接硅中介层，面向高功用核算（HPC）运用。
Xilinx于2012年提出在硅中介层制作现场可编程门阵列（FPGA）的概念，该技能开端选用CoWoS集成工艺，引起供应链剧变，后来改用两个28nm FPGA和两个65nm混合信号芯片堆叠在65nm中介层上。
服务器对高带宽和低功耗的进一步需求催生了将CMOS/BiCMOS和光子功用分隔的每个通道传输速率高达25 Gb/s的硅光子器材渠道（图2），以及产生了硅光中介层集成技能。
图2左图：一个选用3D层叠技能在光子器材上装置BiCMOS器材的光学封装测验芯片；右图：该芯片在RX 25/28Gbps时的电眼丈量图
研究人员以为在逻辑层上堆叠存储层能够大幅下降存储器与处理器之间的接口功耗。堆叠在逻辑层上的Wide I/O DRAM（图3）的能效是LPDDR处理计划的四倍，并且在未来几年内传输速率将到达50 GB/s 。
图3：置于65nm逻辑层上的Wide IO存储器，顶层/底层具有1250个TSV互连线，1000个倒装片铜柱（底部/ BGA）。
为了给高功用核算或电信运用供给高带宽功用，研究人员规划了一个依据异步3D Network-On-Chip架构的先进逻辑层叠计划，选用3D封装办法将两颗相同的逻辑裸片正反面层叠，证明了可扩展的同构3D层叠办法的技能优势。该3D集成计划的逻辑芯片选用CMOS 65nm制作工艺，运用宽高比为1:8 的TSV Middle通孔和40μm节距的铜柱衔接芯片（图4）。
图4 ：选用逻辑芯片层叠办法的异步Network-on-Chip 3D架构
在2.5D TSV被引进CMOS图画传感器（图5）后，3D集成技能从2013年开端进入智能手机和平板电脑中，现在市场上存在多个不同的相互竞争的层叠技能，数字处理层能够布局在硅衬底上，而不是像素阵列电路上，经过功用区分和工序优化，图画传感器尺度变得愈加紧凑（图6）。
图5：晶圆级摄像头2.5D后通孔办法。
图6：索尼图画传感器［11］选用直接键合+ TSV的晶圆级层叠处理计划（来历：System Plus Consulting）。
图7：博世选用TSV 3D技能在ASIC中集成3轴加速度计（来历：Yole Developpement）。
3D技能应战
3D集成被广泛运用证明，TSV等先进技能节点的根本模块技能现已老练（图8）。现在，研制要点转移到由市场需求驱动的新应战上：封装应变办理；经过改善散热功率进步体系功用；进步芯片间的互连密度。
图8：6×55µm 28FDSOI Via Middle 集成TEM视图，对测验载具良率没有影响，经过了TDDB、EMG和TC测验
关于较大的硅中介层来说，热机械应变是一个需求考虑的难题，需求处理硅光子改变以及HBM/CPU集成封装问题，叠层之间的热膨胀系数（CTE）不匹配将会致使裸片翘曲。依据裸片级曲率对温度的敏感性，研究人员开宣布一种应变监测和翘曲补偿战略，经过归纳运用暗影莫尔干涉仪（图9）、现场应力传感器和有限元建模（FEM）办法，创立了介电层特性模型。（图10）
关于MEMS，微缩化是除本钱和功用之外的另一个差异化要素。2007年以来，技能发展趋势是开发3D异构MEMS功用，包含经过TSV衔接IC（图7）。
图9：运用ShadowMoiré干涉仪在室温下丈量80 µm硅中介层的裸片级翘曲，丈量成果有一个球面非线性翘曲。
图10：中介层机械应力场模仿（左图）和8片负应变传感器放置办法（右图）。
研究人员运用X射线衍射技能对TSV集成引起的部分应变进行了表征试验（图11）。同步辐射源纳米级聚集X射线衍射丈量图高亮显现了TSV周围应变的2D平面散布状况，并证明应变散布与3D FEM模仿相关。
图11：运用纳米聚集X射线束衍射办法丈量的TSV周围应变2D平面空间应变散布。稀化样品是在室温文原位退火过程中完结丈量。
热办理是业界重视的影响3D功用的一个首要问题。准确的FEM模型和在TSV 3D电路上校准的紧凑型热模型有益于规划流程改善，研究人员做过高导热率散热器资料的评测，这种资料能够进步封装的散热功用，耐受更大的耗散功耗，能够明显下降潜在的部分热门效应（图12），高功用冷却技能被证明具有嵌入式微流体特性（图13）。
图12：3D电路被迫散热器评价：顶层裸片运用铜散热器与运用热解石墨薄板（PGS）散热器的温度原位丈量比照（300mW热门）。
顶层裸片上的60个微通道，通道深125 µm，宽75 µm，H2O /乙二醇混合物，在0.75 0，75 cm3/s，没有散热器时，T》450°C
图13左图）在一个热门密布且密闭Wioming 3D 电路上的微流体冷却技能（2000 W /cm²）。右图）在Si中蚀刻的微通道和鳍引脚的SEM图画
互连密度进步：混合引线键合工艺是一个远景很好的微凸点技能的代替办法，或许能够代替裸片互连运用的TSV直接氧化物键合办法（图14）。
图14：互连线距离跟着新技能处理计划和时机的呈现而发展改变。
混合键合工艺答应在后工序进行低节距的面临面的层叠，但也给集成和规划优化带来新应战。
CEA-LeTI 发布了一个集成反面照明（BSI）与操控逻辑单元的晶圆级混合键合封装，证明低节距（5µm至24µm）焊盘对准精度在400nm以下，并运用了2×6金属层0.13µm 双大马士革镶嵌工艺（图15）。
图15：混合键合封装的SEM图画（俯视图和3D视图），包含BSI成像器结构+逻辑的一切金属层。
为避开非键合区域，有必要优化焊盘规划和外表抛光工序。套刻精度优于250 nm的高功用对准体系能够完成最低7µm的高密度节距（图16）。
研究人员做了键合界面完整性表征试验，在附加的热应变试验后进行EDX剖析，未在氧化层发现铜分散现象（图17）。
图17：EDX混合键合界面表征，试验显现无铜经过界面分散（在焊盘失准状况下）。
一份有关混合键合技能的电学表征试验和开始可靠性的研究报告证明，在300mm层叠晶片上，良率到达100%，在30k菊花链时，界面电阻离差较低。储热循环试验（图18）成果证明，技能老练的图画传感器专用混合键合工艺完成了低电阻离差（小于0.5％）（ST内部数据待发布）。
图18：混合键合可靠性试验成果。热循环（左图）和储热（右图）测验的电阻离差小于0.5％。
直接键合的趋势：研究人员可能会想出更先进的处理计划，例如，3D VLSI CoolCubeTM集成［22］，该计划运用共同的衔接密度超越百万/平方毫米的通孔技能，能够笔直堆叠多层芯片，为异质集成带来新的机会（ 高微缩化的像素、CMOS与NEMS混合架构、III-V/Ge资料）和规划灵活性，特别适合于线长微缩或神经形状核算（图19）。
底层FET工艺
体硅，FINFET， FDSOI…
规范工艺
W/SiO2金线
直接键合顶层有源器材
SOI + 回蚀或SmartCutTM 工艺
支撑各种衬底、资料和对位
低热预算顶层FET
经过SPER或纳秒级激光回火激活掺杂
低温外延层
低热预算和低K衬垫
3D触点完成与后工序
3D通孔=在氧化物层上制作规范的W型孔
铜线和低K金线
图19 – CoolCubeTM 原理
定论
硅3D集成现已成为实际，是一个高功用的半导体集成立异处理计划，能够代替因光刻技能出资巨大而在未来十年内难以保持经济效益的规范“摩尔定律”。3D集成被挑选背面的动因是功用、带宽、杂乱性、互连密度，以及体系微缩化、终究本钱和价值链。热办理、热机械应变和衔接密度等难题都已有相应的处理办法。跟着直接混合键合套刻精度进步，业界可能会想出立异的集成办法，代替现有的裸片层叠处理计划，简化产品价值链，开宣布功用分区、高密度互连的高功用器材。
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