进入21世纪后，人类社会已全面进入信息时代，信息工业成为了现代社会最重要的支柱和最首要的工业，伴跟着半导体技能、数字信号处理技能及通讯技能的飞速展开，A/D、D/A转换器近年也呈现高速展开趋势，而跟着高速、高精度A/D转换器（ADC）的展开，尤其是能直接进行中频采样的高分辩率数据转换器的上市，对安稳的采样时钟的需求越来越火急，跟着通讯体系中的时钟速度迈入GHz级，相位噪声和时钟颤动已成为模仿规划中必需求考虑的要素。
数据转换器的首要效果要么是由定时的时刻采样发生模仿波形，要么是由一个模仿信号发生一系列定时的时刻采样。因而，采样时钟的安稳性非常重要，从数据转换器的视点来看，这种不安稳性（亦即随机的时钟颤动），会在模数转换器何时对输入信号进行采样方面发生不确定性，在高速体系中，时钟或振荡器波形的时序差错会约束一个数字I/O接口的最大速率，不仅如此，它还会增大通讯链路的误码率，乃至约束A/D转换器（ADC）的动态规模，数据转换器要想取得最佳功用，恰当地挑选采样编码时钟是极为重要的。
ADC电路
近年来，国外对高速A/D转换器的研讨最为活泼，并在根本的Flash结构上呈现了一些改进结构，如分区式分级（Subranging）电路结构（如half-flash结构、Pipelined、Multistage结构、MulTIstep结构）。实际上，他们是由多个Flash电路结构与其他功用电路选用不同方式的组合而成的电路结构，这种结构可补偿根本Flash电路结构的缺点，是完成高速、高分辩率A/D转换器的优秀电路规划技能，这种结构在逐渐替代历史悠久的SAR和积分型结构，别的还有一类每级一位（bit-per-stage）电路结构，在它的基础上进一步改进，就得到一种称为Folding（折叠式）的电路结构（又称为Mag Amps结构）这是一种Gray码串行输出结构，这些电路规划技能为高速、高分辩率，高功用A/D转换器的展开起到了活跃的推进效果。
别的，在高分辩率A/D转换器电路规划技能中，Σ-Δ电路结构是现在很盛行的一种电路规划技能，这种电路结构不仅在高分辩低速或中速A/D转换器方面将逐渐替代SAR和积分型电路结构，并且这种结构同流水线结构相结合，有望完成更高分辩率、和更高速的A/D转换器。
时钟占空比安稳电路
跟着新时期武器装备中电子体系功用的不断扩大及功用的不断进步，电子体系的杂乱程度也不断添加，为了确保电子体系的数据采样、操控反应和数字处理的才干和功用，现代军用电子体系对A/D转换器的要求也越来越高，尤其是军事数据通讯体系，数据收集体系，对高速、高分辩率A/D转换器的需求在不断添加，时钟占空比安稳电路作为高速、高精度A/D转换器的中心单元，对转换器的信噪比（SNR）和有用位（ENOB）等功用起至关重要的效果，因而要确保高速、高精度A/D转换器的功用，有必要首要确保采样编码时钟具有适宜的占空比和很小的颤动，因而，展开时钟占空比安稳电路的研讨非常需求。
因为时钟占空比安稳电路是高速、高精度A/D转换器的中心单元，而独自的时钟占空比安稳电路产品几乎没有，只要在高速、高精度A/D转换器中才有报导，ADI公司产品与其他公司产品比较之所以能进步采样功用，首要得益于对DCS（duty cycle stabilizer）电路的改进，DCS电路负担着减小时钟信号颤动的效果，而采样时序就取决于时钟信号，各家公司曩昔的DCS电路只能将颤动操控在0.25ps左右，而高功用新产品AD9446和LTC2208则可将颤动下降到50fs左右，一般下降颤动就能够改进SNR，然后进步有用分辩率（ENOB：有用比特数），并在到达16比特量子化位数的一起，能完成100Msps以上的采样速率，假如不操控颤动就进步采样速率，则会下降ENOB，且无法取得期望的分辩率，也无法进步量子化位数，DCS电路跟着高功用A/D转换器的展开，可向更高速度，更小颤动和安稳方向展开，表1所列为国外A/D转换器中时钟占空比安稳电路的首要技能和参数目标。
事实上，至今停止，AD公司的60fs的颤动现已是最小的了，现在孔径颤动一般操控在1个ps左右，高于这个数乃至高达几十个ps的颤动实际上现已没有多大的含义了。
时钟安稳电路的完成办法
从现在国内外研讨的状况看，用于安稳高速ADC的时钟电路首要是锁相环路（Phase-locked loop，PLL）。锁相体系在本质上讲是一个闭环相位操控体系，简略得讲，它是一种能使输出信号在频率和相位上与输入信号同步的电路，即体系进入确定状况（或同步状况）后，振荡器输出信号与输入信号之间的相差为零或坚持常数，因为锁相环路具有许多优秀特性，故可广泛用于高功用处理器的时钟发生以及散布、体系的频率组成与改换、主动频率调谐盯梢、数字通讯中的位同步提取、锁相、锁相倍频与分频等。
本文提出了一种推迟锁相环（Delay -locked loop DLL）的规划计划，事实上，PLL首要是使用其间的鉴相器和滤波器监测反应时钟信号与输入时钟信号，然后用发生的电压差操控压控振荡器，然后发生一个近似于输入时钟的信号，终究到达锁频之意图，DLL的效果便是在输入时钟和反应时钟之间刺进延时脉冲，直到这两个时钟上升沿对齐，并到达同步，当输入时钟脉冲沿和反应脉冲沿对齐后，片上延时锁相环DLL才干都被确定。确定时钟后，电路不再调整，两个时钟也没有什么不同，这样，片上延时锁相环就用DLL输出时钟补偿了时钟分配网络形成的时刻推迟，然后有用地改进了时钟源和负载之间的时刻推迟。首要，推迟线与振荡器比较，受噪声较小，这是因为波形中被损坏的过零点在推迟线的结尾就消失了，而在振荡器电路中又会再循环，因而会发生更多的损坏，其次，DLL中操控电压的改动内敏捷改动推迟时刻，也便是说，传输函数简略地等于VCDL的增益KBCDL，总归，PLL中用到的振荡器存在着不安稳性和相位偏移的堆集，因而在补偿时钟别离在网络形成时刻推迟时，往往会下降PLL的功用，因而，DLL的安稳性和安稳速度等问题比PLL要好。
◇ 整体电路结构规划
该时钟占空比安稳电路的整体结构如图1中的虚框所示，它由输入缓冲放大器A，开关K1、K2和推迟锁相环（DLL）组成。
当采样时钟频率低于DLL的作业下限时，开关K1、K2向上闭合，DLL被旁路；当开关K1、K2向下闭合时，DLL开端效果，并调理输入时钟信号相位，以使输入时钟的占空比挨近50%，颤动小于0.5ps。
◇ 推迟锁相环（DLL）
推迟锁相环（Delay-locked loop，DLL）的结构与一般锁相环（Phase-locked loop，PLL）类似，它仅仅用电压操控推迟线（VCDL，Voltage Control Delay Line）替代了压控振荡器。其结构框图如图2所示，一个一般的DLL包含4个首要模块：鉴相器、电荷泵电路、环路滤波器及VCDL。其间压控推迟线是由一系列电压操控的推迟可变电源串联而成的开路链，其输出信号是输入信号的推迟ntd。把压控推迟线的输入和输出送入鉴相器中进行比较，经过锁相环路使两者之相差确定在一个周期（同比较较）或许半个周期（倒比较较），则每个推迟单元的推迟时刻即为T/n或T/2n，其间n为推迟的级数。
DLL中的鉴相器的效果是辨别相位差错并调理电荷泵的差错，以此来操控压振荡器的输出频率，常见的鉴相特性有余弦型、锯齿型与三角型，鉴相器能够分为模仿鉴相器和数字鉴相器两种，其首要目标有：
（1）鉴相特性曲线。也便是鉴相器的输出电压随输入信号相位差的改动曲线，该特性要求其为线性且线性规模要大。
（2）鉴相灵敏度。即单位相位差发生的输出电压，单位为v/raJ。抱负鉴相器的鉴相灵敏度应与输入信号的起伏无关，鉴相特性为非线性时，一般将其界说为Pt=0点上的灵敏度。
（3）鉴相规模，也便是输出电压随相位差单调改动的相位规模。
（4）鉴相器的作业频率。
DLL中的电荷泵实际上是一个电荷开关，它可让相位的差异和超前滞后转化为电流，然后经过一阶电容的积分效果再转化成操控电压，然后用这个反应操控电压来操控推迟时刻，以使之到达所需求的相位推迟。
该DLL有两个效果：一是检测占空比；二是检测时钟颤动，因为推迟锁相是50%的时钟周期，因而当鉴相器（PDF）检测到占空比大于50%时，电荷泵（CP）往上使占空比下降，反之则往下使占空比上升。
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