MOS管最显着的特性是开关特性好，所以被广泛运用在需求电子开关的电路中，常见的如开关电源和马达驱动，也有照明调光。
现在的MOS驱动，有几个特别的需求，
1，低压运用 当运用5V电源，这时分假如运用传统的图腾柱结构，因为三极管的be有0.7V左右的压降，导致实践终究加在gate上的电压只要4.3V。这时分，咱们选用标称gate电压4.5V的MOS管就存在必定的危险。 相同的问题也发生在运用3V或许其他低压电源的场合。
2，宽电压运用 输入电压并不是一个固定值，它会跟着时刻或许其他要素而变化。这个变化导致PWM电路供给给MOS管的驱动电压是不稳定的。
为了让MOS管在高gate电压下安全，许多MOS管内置了稳压管强行约束gate电压的幅值。在这种情况下，当供给的驱动电压超越稳压管的电压，就会引起较大的静态功耗。
一起，假如简略的用电阻分压的原理下降gate电压，就会呈现输入电压比较高的时分，MOS管作业杰出，而输入电压下降的时分gate电压缺乏，引起导通不行完全，然后添加功耗。
3，双电压运用
在一些操控电路中，逻辑部分运用典型的5V或许3.3V数字电压，而功率部分运用12V乃至更高的电压。两个电压选用共地办法衔接。
这就提出一个要求，需求运用一个电路，让低压侧能够有用的操控高压侧的MOS管，一起高压侧的MOS管也相同会面临1和2中说到的问题。
在这三种情况下，图腾柱结构无法满意输出要求，而许多现成的MOS驱动IC，好像也没有包括gate电压约束的结构。
所以我规划了一个相对通用的电路来满意这三种需求。
电路图如下：
图1 用于NMOS的驱动电路
图2 用于PMOS的驱动电路
这儿我只针对NMOS驱动电路做一个简略剖析：Vl和Vh别离是低端和高端的电源，两个电压可所以相同的，可是Vl不应该超越Vh。Q1和Q2组成了一个反置的图腾柱，用来完成阻隔，一起确保两只驱动管Q3和Q4不会一起导通。 R2和R3供给了PWM电压基准，通过改动这个基准，能够让电路作业在PWM信号波形比较陡直的方位。 Q3和Q4用来供给驱动电流，因为导通的时分，Q3和Q4相对Vh和GND最低都只要一个Vce的压降，这个压降通 常只要0.3V左右，大大低于0.7V的Vce。 R5和R6是反应电阻，用于对gate电压进行采样，采样后的电压通过Q5对Q1和Q2的基极发生一个激烈的负反应， 然后把gate电压约束在一个有限的数值。这个数值能够通过R5和R6来调理。
终究，R1供给了对Q3和Q4的基极电流约束，R4供给了对MOS管的gate电流约束，也便是Q3和Q4的Ice的限 制。必要的时分能够在R4上面并联加速电容。
这个电路供给了如下的特性：
1，用低端电压和PWM驱动高端MOS管。
2，用小幅度的PWM信号驱动高gate电压需求的MOS管。
3，gate电压的峰值约束
4，输入和输出的电流约束
5，通过运用适宜的电阻，能够到达很低的功耗。
6，PWM信号反相。NMOS并不需求这个特性，能够通过前置一个反相器来处理。
在规划便携式设备和无线产品时，进步产品功能、延伸电池作业时刻是规划人员需求面临的两个问题。DC-DC转换器具有用率高、输出电流大、静态电流小等长处，十分适用于为便携式设备供电。现在DC-DC转换器规划技能开展首要趋势有：(1)高频化技能：跟着开关频率的进步，开关变换器的体积也随之减小，功率密度也得到大幅进步，动态呼应得到改进。小功率DC-DC转换器的开关频率将上升到兆赫级。(2)低输出电压技能：跟着半导体制作技能的不断开展，微处理器和便携式电子设备的作业电压越来越低，这就要求未来的DC-DC变换器能够供给低输出电压以习惯微处理器和便携式电子设备的要求，这些技能的开展对电源芯片电路的规划提出了更高的要求。
首要，跟着开关频率的不断进步，关于开关元件的功能提出了很高的要求，一起有必要具有相应的开关元件驱动电路以确保开关元件在高达兆赫级的开关频率下正常作业。其次，关于电池供电的便携式电子设备来说，电路的作业电压低(以锂电池为例，作业电压2.5～3.6V)，因而，电源芯片的作业电压较低。
MOS管具有很低的导通电阻，耗费能量较低，在现在盛行的高效DC-DC芯片中多选用MOS管作为功率开关。可是因为MOS管的寄生电容大，一般情况下NMOS开关管的栅极电容高达几十皮法。这关于规划高作业频率DC-DC转 换器开关管驱动电路的规划提出了更高的要求。
在低电压ULSI规划中有多种CMOS、BiCMOS选用自举升压结构的逻辑电路和作为大容性负载的驱动电路。这些电路能够在低于1V电压供电条件下正常作业，并且能够在负载电容1～2pF的条件下作业频率能够到达几十兆乃至上百兆赫兹。本文正是选用了自举升压电路，规划了一种具有大负载电容驱动才能的，适合于低电压、高开关频率升压型DC-DC转换器的驱动电路。电路依据Samsung AHP615 BiCMOS工艺规划并通过Hspice仿真验证，在供电电压1.5V ，负载 电容为60pF时，作业频率能够到达5MHz以上。
自举升压电路
自举升压电路的原理图如图1所示。所谓的自举升压原理便是，在输入端IN输入一个方波信号，使用电容Cboot将A点电压抬升至高于VDD的电平，这样就能够在B端输出一个与输入信号反相，且高电平高于VDD的方波信号。具体作业原理如下：
当VIN为高电平时，NMOS管N1导通，PMOS管P1截止，C点电位为低电平。一起N2导通，P2的栅极电位 为低电平，则P2导通。这就使得此刻A点电位约为VDD，电容Cboot两头电压UC≈VDD。因为N3导通，P4截止，所以B点的电位为低电平。这段时刻称为预充电周期。
当VIN变为低电平时，NMOS管N1截止，PMOS管P1导通，C点电位为高电平，约为VDD。一起N2、N3截止，P3导通。这使得P2的栅极电位升高，P2截止。此刻A点电位等于C点电位加上电容Cboot 两头电压，约为2VDD。并且P4导通，因而B点输出高电平，且高于VDD。这段时刻称为自举升压周期。
实践上，B点电位与负载电容和电容Cboot的巨细有关，能够依据规划需求调整。具体联系将在介绍电路具体规划时具体评论。在图2中给出了输入端IN电位与A、B两点电位联系的示意图。
驱动电路结构
图3中给出了驱动电路的电路图。驱动电路选用Totem输出结构规划，上拉驱动管为NMOS管N4、晶体管Q1和PMOS管P5。下拉驱动管为NMOS管N5。图中CL为负载电容，Cpar为B点的寄生电容。虚线框内的电路为自举升压电路。
本驱动电路的规划思维是，使用自举升压结构将上拉驱动管N4的栅极(B点)电位抬升，使得UB>VDD+VTH ，则NMOS管N4作业在线性区，使得VDSN4 大大减小，终究能够完成驱动输出高电平到达VDD。而在输出低电平时，下拉驱动管自身就作业在线性区，能够确保输出低电平位GND。因而无需添加自举电路也能到达规划要求。
考虑到此驱动电路运用于升压型DC-DC转换器的开关管驱动，负载电容CL很大，一般能到达几十皮法，还需求进一步添加输出电流才能，因而添加了晶体管Q1作为上拉驱动管。这样在输入端由高电平变为低电平时，Q1导通，由N4、Q1一起供给电流，OUT端电位敏捷上升，当OUT端电位上升到VDD-VBE时，Q1截止，N4持续供给电流对负载电容充电，直到OUT端电压到达VDD。
在OUT端为高电平期间，A点电位会因为电容Cboot 上的电荷走漏等原因而下降。这会使得B点电位下降，N4 的导通性下降。一起因为相同的原因，OUT端电位也会有所下降，使输出高电平不能保持在VDD。为了避免这种现象的呈现，又添加了PMOS管P5作为上拉驱动管，用来弥补OUT端CL的走漏电荷，保持OUT端在整个导通周期内为高电平。
驱动电路的传输特性瞬态呼应在图4中给出。其间(a)为上升沿瞬态呼应，(b)为下降沿瞬态呼应。从图4中能够看出，驱动电路上升沿显着分为了三个部分，别离对应三个上拉驱动管起主导效果的时期。1阶段为Q1、N4一起效果，输出电压敏捷抬升，2阶段为N4起主导作，使输出电平到达VDD，3阶段为P5起主导效果，保持输出高电平为VDD。并且还能够缩短上升时刻，下降时刻满意作业频率在兆赫兹级以上的要求。
需求留意的问题及仿真成果
电容Cboot的巨细的确认
Cboot的最小值能够依照以下办法确认。在预充电周期内，电容Cboot 上的电荷为VDDCboot 。在A点的寄生电容(计为CA)上的电荷为VDDCA。因而在预充电周期内，A点的总电荷为
Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A} (1)
B点电位为GND，因而在B点的寄生电容Cpar上的电荷为0。
在自举升压周期，为了使OUT端电压到达VDD，B点电位最低为VB=VDD+Vthn。因而在B点的寄生电容Cpar上的电荷为
Q_{B}=(V_{DD}+V_{thn})Cpar (2)
疏忽MOS管P4源漏两头压降，此刻Cboot上的电荷为VthnCboot ，A点寄生电容CA的电荷为(VDD+Vthn)CA。A点的总电荷为
QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A} (3)
一起依据电荷守恒又有
Q_{B}=Q_{A}-Q_{A2} (4)
综合式(1)～(4)可得
C_{boot}=\frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+\frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=\frac{V_{B}}{v_{DD}-v_{thn}}Cpar+\frac{V_{thn}}{v_{DD}-v_{thn}}C_{A} (5)
从式(5)中能够看出，Cboot随输入电压变小而变大，并且随B点电压VB变大而变大。而B点电压直接影响N4的导通电阻，也就影响驱动电路的上升时刻。因而在实践规划时，Cboot的取值要大于式(5)的计算成果，这样能够进步B点电压，下降N4导通电阻，减小驱动电路的上升时刻。
P2、P4的尺度问题
将公式(5)重新整理后得：
V_{B}=({V_{DD}-V_{thn})\frac{C_{boot}}{Cpar}-V_{thn}\frac{C_{A}}{Cpar} (6)
从式(6)中能够看出在自举升压周期内，A、B两点的寄生电容使得B点电位下降。在实践规划时为了得到适宜的B点电位，除了添加Cboot巨细外，要尽量减小A、B两点的寄生电容。在规划时，预充电PMOS管P2的尺度尽可能的取小，以减小寄生电容CA。而关于B点的寄生电容Cpar来说，首要是上拉驱动管N4的栅极寄生电容，MOS管P4、N3的源漏极寄生电容只占一小部分。咱们在前面的剖析中疏忽了P4的源漏电压，因而规划时就要尽量的加大P4的宽长比，使其在自举升压周期内的源漏电压很小能够疏忽。可是P4的尺度以不能太大，要确保P4的源极寄生电容远远小于上拉驱动管N4的栅极寄生电容。
阱电位问题
如图3所示，PMOS器材P2、P3、P4的N-well衔接到了自举升压节点A上。这样做的意图是，在自举升压周期内，避免他们的源/漏–阱结导通。并且这还能够避免在源/漏–阱正偏时发生由寄生SRC引起的闩锁现象。
上拉驱动管N4的阱偏置电位要接到它的源极，最好不要直接接地。这样做的意图是消除衬底偏置效应对N4的影响。
Hspice仿真验证成果
驱动电路依据Samsung AHP615 BiCMOS工艺规划并通过Hspice仿真验证。在表1中给出了电路在不同作业电压、不同负载条件下的上升时刻tr和下降时刻tf 的仿真成果。在图5中给了电路作业在输入电压1.5V、作业频率为5MHz、负载电容60pF条件下的输出波形。
结合表1和图5能够看出，此驱动电路能够在作业电压为1.5V，作业频率为5MHz，并且负载电容高达60pF的条件下正常作业。它能够运用于低电压、高作业频率的DC-DC转换器中作为开关管的驱动电路。
定论 本文选用自举升压电路，规划了一种BiCMOS Totem结构的驱动电路。该电路依据Samsung AHP615 BiCMOS工 艺规划，可在1.5V电压供电条件下正常作业，并且在负载%&&&&&%为60pF的条件下，作业频率可达5MHz以上。
