犯错乃人之常情。但关于体系的模数转化器（ADC），咱们能够提出什么样的要求呢？咱们将回忆转化差错率（CER）测验的规划和高速ADC的剖析。取决于采样速率和所需的方针限值，ADCCER丈量进程或许需求数周或数月时刻。为完成高置信度（CL），呈现初次过错之后常常还需求进行测验（Redd，2000）。关于那些要求低转化差错率的体系，需求支付尽力来翔实地予以量化。悉数完成后，咱们便能确认高置信度的差错率—优于10–15。许多实践高速采样体系，如电气测验与丈量设备、生命体系健康监护、雷达和电子战对立等，不能接受较高的ADC转化差错率。这些体系要在很宽的噪声频谱上寻觅极端稀有或极小的信号。误报警或许会引起体系故障。因而，咱们有必要能够量化高速ADC转化差错率的频率和起伏。
CER与BER
首要，让咱们理清差错率描绘中的两大差异。转化差错率（CER）一般是ADC关于模仿电压采样的判别不正确的成果，因而，与转化器输入的满量程规划比较较，其相应的数字码也不正确。ADC的误码率（BER）也能描绘相似的差错，但就咱们的评论而言，咱们把BER界说为纯数字接纳过错；假如没有这种过错，那么转化的码数据便是正确的。这种状况下，正确的ADC数字输出未能被FPGA或ASIC等下流逻辑器材正确接纳到。代码犯错的程度及其呈现的频率便是本文余下部分要评论的内容。只是阅览数据手册中的技术参数，或许难以把握ADC转化差错。运用转化器数据手册中的单个数据，当然能够对转化差错率进行某种估量，但该数据量化的究竟是什么呢？您无从判别多大的样本差错可被视为过错，无法确认实验丈量或仿真的置信度。有必要将“过错”界说限定在已知呈现频率所对应的起伏以内
差错源
有多种差错源会形成ADC转化过错，内部和外部均有。外部差错源包含体系电源毛刺、接地反弹、反常大的时钟颤动和或许有错的操控指令。ADC数据手册中的建议和运用笔记一般会阐明避开这些外部问题的最佳体系布局做法。ADC内部差错源首要可归因于亚稳态（Beavers，2014）或模仿域中各级之间的剩余处理传递，以及数字域和物理层中的输出时序差错。ADC规划团队在器材开发进程中有必要剖析这些应战。
图1. 关于满量程上模仿分辨率的各个位，抱负ADC样本都有单一数字输 出（左图）。实践ADC输出行为的一个比如（右图）显现了与内部和外部噪声
相关的某种含糊性。
图3.输入端开路或浮空时，抱负ADC会采样输出一个中心电平失调码，如左边直方图所示。实践ADC会有折合到输入端的噪声，其在对数尺度上应表现为高斯形状的曲折直方图（右侧）。
ADC的积分非线性（INL）是ADC满量程输入规划内实践样本编码相关于抱负输出的传递函数（Kester，2005）。ADC数据手册一般也会阐明此信息并给出其曲线。与抱负编码的最大差错一般用某一数量的LSB来表明。下面是INL曲线示例。尽管它反映了一定量的绝对差错，但在大部分16位或稍低分辨率的高速ADC中，INL一般只要0到3个码。它不是转化器实践差错率的首要奉献要素。
图4.INL曲线示例，在一切ADC编码上丈量，与抱负样本比较，最大差错为±1LSB或±1个码，对ADC转化差错而言基本上可忽略不计。
测验办法
针对长时刻CER检测，测验办法能够运用十分低的ADC输入频率（相关于时钟速率而言）。在任何两个相邻样本点之间构成一条直线，正弦波斜率可近似为该直线的斜率。相似地，略高于采样速率的输入频率会混叠为低频。关于这种状况，有一个可猜测的抱负解决方案能让各相邻样本处于前一样本的±1个码内。输入信号频率和编码采样时钟频率有必要确认，坚持可猜测的相位对齐。假如此相位不是安稳值，对齐就会异相，丈量数据将没有用途。因而，为了核算抱负转化成果，样本（N+1）–sample（N）应相差一个码，起伏不超越1。一切ADC固有的可猜测小转化差错源包含积分非线性、输入噪声、时钟颤动和量化噪声。一切这些噪声奉献都能够累加以取得最差限值，若超越此限值，差错将被视为来自两个相邻转化样本。16位ADC的输出编码数是12位转化器的24或16倍。
因而，该扩展分辨率会影响用于约束转化差错率测验的编码数。在其他悉数都相一起，16位ADC的限值将被12位ADC宽16倍。可运用ADC内置自测（BIST）功用并依据热噪声、时钟颤动和其他体系非线性来确认差错阈值。当超越差错限值时，可在ADC内核中符号特定样本及其对应的样本数和差错起伏。运用内部BIST的一大优点，是它将差错源界定在ADC内核自身，排除了专归于数字数据传输输出的接纳位过错引起的差错。一旦清晰差错阈值，便可履行触及ADC、链路以及FPGA或ASIC的完好体系丈量，以便确认全重量CER。
图5.ADC转化差错率与其热噪声的联系一般只能经过晶体管级电路仿真取得。上图为一个12位ADC的示例图，要完成10–15的CER，其有必要能接受8Σ的热噪声。
现在看看怎么核算热噪声奉献（Brannon，2003）。
SNR=20log（VSIGNAL/VNOISE）
VNOISE=VSIGNAL&TImes;10^（–SNR/20）
为得出ADC的均方根噪声，有必要调整VFULLSCALE：
VNOISE=（VFULLSCALE/（2&TImes;（2）&TImes;10^（–SNR/20）
运用以下公式核算AD9625的热噪声限值，它是一款12位2.6GSPSADC，规划满量程规划（FSR）为1.1V，SNR为55，2.508MHz混叠输入频率。热噪声限值=8&TImes;VINpp×10^（SNR/20）/2√（2）=3.39mV~±12个码。
本例中，关于10–15差错限值，单单热噪声的8Σ散布就能奉献最 多±12个码。这应针对ADC的折合到输入端总噪声丈量进行测
试。留意：数据手册中的折合到输入端噪声或许不是根据满足 大的样本规划（用于10–15测验）而测得的。折合到输入端噪声包含 一切内部噪声源，包含热噪声。
为了清晰边界以尽或许包含一切噪声源，包含测验设备，咱们 运用内部BIST来丈量差错起伏散布。运用AD9625的内部BIST，以
2.5GSPS运转，混叠AIN频率为80kHz，挨近ADC满量程，运用标称 电源和温度条件履行CER丈量，为期20天。
假定模仿电压转化为数字表明的一切ADC处理都是抱负的。数 字数据依然需求准确传输，并在信号链的下流FPGA或AS%&&&&&%中的
下一级处理中准确接纳。这一级的数字紊乱一般由位过错或误 码率来界说。但是，ADC的数据眼图输出的归纳特性能够在PCB
走线结尾直接丈量，并与JESD204B接纳器眼罩比较，然后十分 好地了解输出质量（Farrelly，Loberg2013）1。
在1Σ内以2.6GSPS运转时，为了建立10–15的CER，10的15次方个 样本，需求让此测验接连运转4.6天。关于更大的Σ，要建立更
高的置信度，此测验需求运转更长时刻2。测验需求十分安稳的 测验环境和洁净的电源。被测转化器的电压源如有任何毛刺未
被按捺，将导致丈量过错，测验将不得不从头再来。
图6. 运用ADC样本与抱负输出码比较较的长时刻直方图，咱们能够检测任何超出核算限值的差错。该直方图相似于泊松散布图。
体系
懂得单个转化器的CER之后，咱们便可核算一个包含许多转化器的高档同步体系的差错率。许多体系工程师会问：在一个运用很多ADC的大型杂乱体系中，累积ADC转化差错率将是多少？
因而，关于高档多信号收集体系，第二考虑事项便是确认一系列（而不是某一个）转化器的转化差错率。乍看之下，这似乎是一个令人怯步的使命。走运的是，测得或算得单个ADC的CER之后，将此差错率外推到多个ADC并不是那么困难。这样，函数就变成根据体系所用转化器数目的概率扩张方程。
首要，求出单个转化器不发生过错的概率。它仅比1略小一点，即1减去差错率值（1–CERSINGLE）。其次，体系中有多少个ADC，便将该概率自乘多少次，即（1–CERSINGLE）#ADCs。最终，将1减去上述值，便可得出体系会犯错的差错率。咱们得到以下方程：
CERMULTIPLE=1–（1–CERSINGLE）#ADCs
考虑一个运用99个ADC，单个ADC的CER为10–15的体系。
1–CERSINGLE=0.999999999999999
CERMULTIPLE=1–（0.999999999999999）99=
9.8999999999995149000000000799095×10–14（~about10–13）
能够看出，现在的CERMULTIPLE值简直比CERSINGLE
（10–15）大100倍。由此能够得知，含有99个ADC的体系的转化差错率大致等于单个ADC的CER乘以体系中的ADC数量。从根本上说，它高于单个ADC的转化差错率，既受单个ADC转化差错率的约束，也受体系所用转化器数量的约束。因而，咱们能够得出结论：包含许多ADC的体系与单个ADC比较，总转化差错率会明显进步。
图7.运用多个转化器的体系的CER正比于单个转化器的CER乘以ADC数量。
确认ADC转化差错或许很困难，但仍是可完成的。第一步是确认体系中的转化差错大致有多大。然后需求确认一组恰当的有界差错限值，包含预期ADC操作的非线性良性源。最终，特定丈量算法可完成大部分或悉数测验。丈量成果可外推到测验边界之外，以取得额定的近似。
