假如高速PCB规划可以像衔接原理图节点那样简略，以及像在核算机显示器上所看到的那样美丽的话，那将是一件多么夸姣的作业。可是，除非规划师初入PCB规划，或许是极度的走运，实践的PCB规划一般不像他们所从事的电路规划那样轻松。在规划终究可以正常作业、有人对功用作出必定之前，PCB规划师都面临着许多新的应战。这正是现在高速PCB规划的现状–规划规矩和规划攻略不断发展，假如走运的话，它们会构成一个成功的处理方案。
绝大多数PCB是通晓PCB器材的作业原理和相互影响以及构成电路板输入和输出的各种数据传输规范的原理图规划师与或许知道一点乃至或许一点也不知道将小小的原理图连线转换成印刷电路铜线后将会发生什么的专业地图规划师相互合作的作用。一般，对终究电路板的胜败担任的是原理图规划师。可是，原理图规划师对优异的地图技能懂得越多，防止呈现重大问题的时机就越多。
假如规划中含有高密度的FPGA，很或许会有许多应战摆放在精心规划的原理图前面。包括数以百计的输入和输出口数量，超越500MHz(某些规划中或许更高) 的作业频率，以及小至半毫米的焊球间隔等，这些都将导致规划单元之间发生不该有的相互影响。
并发开关噪声
第一个应战很或许便是所谓的并发开关噪声(SSN)或并发开关输出(SSO)。很多的高频数据流将在数据线上发生振铃和串扰之类的问题，而电源和地平面上也会呈现影响整个电路板功用的地线反弹和电源噪声问题。
为了处理高速数据线上的振铃和串扰，改用差分信号是很好的第一步。由于差分对上的一条线是吸收(Sink)端，另一条供给源电流，因而能从底子上消除感应影响。运用差分对传输数据时，由于电流坚持在部分，因而有助于减小回来途径中的感应电流发生的“反弹”噪声。关于高达数百MHz乃至数GHz的射频，信号理论标明，在阻抗匹配时可以传送最大信号功率。而传输线匹配欠好时，将会发生反射，只要一部分信号从发端传输到接纳设备，而其他部分将在发送端和接纳端之间来回反弹。在PCB上差分信号完成的好坏将对阻抗匹配(以及其他方面)起很大的作用。
差分走线规划
差分走线规划建立在阻抗受控的PCB原理上。其模型有点像同轴电缆。在阻抗受控的PCB上，金属平面层可以当作屏蔽层，绝缘体是FR4层压板，而导体则是信号走线对(见图1)。FR4的均匀介电常数在4.2到4.5之间。由于不知道制作差错，有或许导致对铜线的过度蚀刻，终究构成阻抗差错。核算PCB走线阻抗的最准确办法是运用场解析程序(一般是二维，有时分用三维)，它需求运用有限元对整个PCB批量直接解麦克斯韦方程。该软件可以依据走线间隔、线宽、线厚以及绝缘层的高度来剖析EMI效应。
图1：同轴电缆和PCB的比较。
100Ω特征阻抗已经成为差分衔接线的行业规范值。100Ω的差分线可以用两根等长的50Ω单端线制作。由于两根走线互相挨近，线间的场耦合将减小线的差模阻抗。为了坚持100Ω的阻抗，走线的宽度有必要减小一点。成果，100Ω差分线对中每根线的共模阻抗将比50欧略为高一点。
理论上走线的尺度和所用的资料决议了阻抗，但过孔、衔接器乃至器材焊盘都将在信号途径中引进阻抗不连续性。不必这些东西一般是不或许的。有时分，为了更合理的布局和布线，就需求添加PCB的层数，或许添加像埋孔这类功用。埋孔只衔接PCB的部分层，可是在处理传输线问题的一同，也添加了板子的制作本钱。但有时分底子没有挑选。跟着信号速度越来越快，空间越来越小，像对埋孔这类的额定需求开端添加，这些都应成为PCB处理方案的本钱要素。
图2：差分线规划实例
如图2所示的横截面是实践差分线地图的最常见图画。在选用带状线布线时，信号被FR-4资料夹在中心。而微带线时，一条导体是裸露在空气中的。由于空气的介电常数最低(Er= 1)，故顶层最适合布设一些要害信号，如时钟信号或许高频的SERial-DESerial (SERDES)信号。 微带线布线应该耦合到下方的地平面，该地平面经过吸收部分电磁场线来减小电磁搅扰(EMI)。在带状线中，一切的电磁场线耦合到上方和下方的参阅平面，这大大下降了EMI。假如或许的话，应该尽量不要用宽边耦合带状线规划。这种结构简略遭到参阅面中耦合的差分噪声的影响。别的还需求PCB的均衡制作，这是很难操控的。总的来说，操控坐落同一层上的线间隔仍是比较简略的。
去耦和旁路电容器
另一个确认PCB的实践功用是否契合预期的重要方面需求经过添加去耦和旁路电容进行操控。添加去耦电容器有助于减小PCB的电源与地平面之间的电感，并有助于操控PCB上遍地的信号和%&&&&&%的阻抗。旁路电容有助于为FPGA供给一个洁净的电源(供给一个电荷库)。传统规矩是在便利PCB布线的任何地方都应安置去耦电容，并且FPGA电源引脚的数量决议了去耦电容的数量。可是，FPGA的超高开关速度完全打破了这种成规。
在典型的FPGA板规划中，最挨近电源的电容为负载的电流改变供给频率补偿。为了供给低频滤波并防止电源电压下降，要运用大的去耦电容。电压下降是由于规划电路启动时稳压器的呼应有所滞后。这种大电容一般是低频呼应较好的电解电容，其频率呼应规模从直流到几百kHz。
每个FPGA输出改变都要求对信号线充电和放电，这需求能量。旁路电容的功用是在宽频率规模内供给部分能量存储。别的，还需求串联电感很小的小电容来为高频瞬变供给高速电流。而反响慢的大电容在高频电容器能量消耗掉今后持续供给电流。
电源总线上很多的电流瞬变添加了FPGA规划的复杂性。这种电流瞬变一般与SSO/SSN有关。刺进电感十分小的电容器将供给部分高频能量，可用来消除电源总线上的开关电流噪声。这种防止高频电流进入器材电源的去耦电容有必要十分挨近FPGA(小于1cm)。有时会将许多小电容并联到一同作为器材的部分能量存储，并快速呼应电流的改变需求。
总的来说，去耦%&&&&&%的布线应该肯定的短，包括过孔中的垂直间隔。即便是添加一点点也会添加导线的电感，然后下降去耦的作用。
图3-典型的PCB叠层和规划要素(留意BGA焊盘要违背于过孔)
其他技能
跟着信号速度的进步，要在电路板上轻松地传输数据变得日益困难。可以运用其他一些技能来进一步提高PCB的功用。
首要也是最显着的办法便是简略的器材布局。为最要害的衔接规划最短和最直接的途径已经是知识了，但不要轻视了这一点。已然最简略的战略可以得到最好的作用，何须还要吃力去调整板上的信号呢？
简直相同扼要的办法是要考虑信号线的宽度。当数据率高达622MHz乃至更高时，信号传导的趋肤效应变得越发杰出。当间隔较长时，PCB上很细的走线(比方4个或5个mil)将对信号构成很大的衰减，就像一个没有规划好的具有衰减的低通滤波器相同，其衰减随频率添加而添加。背板越长，频率越高，信号线的宽度应越宽。关于长度大于20英寸的背板走线，线宽应该到达10或12mil。
一般， 板子上最要害的信号是时钟信号。当时钟线规划得太长或欠好的话，就会为下流扩大颤动和偏移，尤其是速度添加的时分。应该防止运用多个层来传输时钟，并且不要在时钟线上有过孔，由于过孔将添加阻抗改变和反射。假如有必要用内层来布设时钟，那么上基层应该运用地平面来减小推迟。当规划选用FPGA PLL时，电源平面上的噪声会添加PLL颤动。假如这一点很要害，可以为PLL创立一个“电源岛”，这种岛可以运用金属平面中的较厚蚀刻来完成PLL模仿电源和数字电源的阻隔。
关于速率超越2Gbps的信号，有必要考虑本钱更高的处理方案。在这么高的频率下，背板厚度和过孔规划对信号的完整性影响很大。背板厚度不超越0.200英寸时作用较好。当PCB上为高速信号时，层数应尽或许少，这样可以约束过孔的数量。在厚板中，衔接信号层的过孔较长，将构成信号途径上的传输线分支。选用埋孔可以处理该问题，但制作本钱很高。另一种挑选是选用低消耗的介电资料，例如Rogers 4350, GETEK或ARLON。这些资料与FR4资料比较其本钱或许挨近翻倍，但有时这是仅有的挑选。
还有其他一些用于FPGA的规划技能，它们可以供给I/O方位的一些挑选。在要害的高速SERDES规划中，可以经过保存(但不必)相邻的I/O引脚来阻隔SERDES I/O。例如，相关于SERDES Rx和Tx, VCCRX# 和 VCCTX#以及球方位，可以保存3×3 或5×5 BGA 球区域。或许假如或许的话，可以保存挨近SERDES的整个I/O组。假如规划中没有I/O约束，这些技能可以带来优点，并且不会添加本钱。
最终，也是最好的办法之一是参阅FPGA制作商供给的参阅板。绝大部分制作商会供给参阅板的源地图信息，尽管由于私有信息问题或许需求特别请求。这些电路板一般包括规范的高速I/O接口，由于FPGA制作商在表征和认证他们的器材时需求用到这些接口。不过要记住，这些电路板一般是为多种用处规划的，不见得与特定的规划需求刚好匹配。尽管这样， 它们仍可以作为创立处理方案的起点。
本文小结
当然，本文只谈及了一些根本的概念。这儿所触及的任何一个主题都可以用整本书的篇幅来评论。要害是要在为PCB地图规划投入很多时刻和精力之前搞清楚方针是什么。一旦完成了地图规划，从头规划就会消耗很多的时刻和金钱，即便是对走线的宽度作稍微的调整。不能依靠PCB地图工程师做出可以满意实践需求的规划来。原理图规划师要一向供给辅导，作出精明的挑选，并为处理方案的成功负起职责。
