下面列出的是 Verilog 硬件描绘言语的首要才能：
* 根本逻辑门，例如 and 、 or 和 nand 等都内置在言语中。
* 用户界说原语（ UDP ）创立的灵活性。用户界说的原语既可所以组合逻辑原语，也可所以时序逻辑原语。
* 开关级根本结构模型，例如 pmos 和 nmos 等也被内置在言语中。
* 供给显式言语结构指定规划中的端口到端口的时延及途径时延和规划的时序查看。
* 可采用三种不同方法或混合方法对规划建模。这些方法包含：行为描绘方法 — 运用进程化结构建模；数据流方法 — 运用接连赋值句子方法建模；结构化方法 — 运用门和模块实例句子描绘建模。
* Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表明构件间的物理连线，而寄存器类型表明笼统的数据存储元件。
* 能够描绘层次规划，可运用模块实例结构描绘任何层次。
* 规划的规划可所以恣意的；言语不对规划的规划（巨细）施加任何约束。
* Verilog HDL 不再是某些公司的专有言语而是 IEEE 规范。
* 人和机器都可阅览 Verilog 言语，因而它可作为 EDA 的东西和规划者之间的交互言语。
* Verilog HDL 言语的描绘才能能够经过运用编程言语接口（ PLI ）机制进一步扩展。 PLI 是答应外部函数拜访 Verilog 模块内信息、答应规划者与模仿器交互的例程调集。
* 规划能够在多个层次上加以描绘，从开关级、门级、寄存器传送级（ RTL ）到算法级，包含进程和行列级。
* 能够运用内置开关级原语在开关级对规划完好建模。
* 同一言语可用于生成模仿鼓励和指定测验的验证约束条件，例如输入值的指定。
* Verilog HDL 能够监控模仿验证的履行，即模仿验证履行进程中规划的值能够被监控和显现。这些值也能够用于与期望值比较，在不匹配的状况下，打印陈述音讯。
* 在行为级描绘中， Verilog HDL 不只能够在 RTL 级上进行规划描绘，并且能够在体系结构级描绘及其算法级行为上进行规划描绘。
* 能够运用门和模块实例化句子在结构级进行结构描绘。
* Verilog HDL 的混合方法建模才能，即在一个规划中每个模块均能够在不同规划层次上建模。
* Verilog HDL 还具有内置逻辑函数，例如 （按位与）和 | （按位或）。
* 对高档编程言语结构，例如条件句子、状况句子和循环句子，言语中都能够运用。
* 能够显式地对并发和守时进行建模。
* 供给强有力的文件读写才能。
* 言语在特定状况下对错确定性的，即在不同的模仿器上模型能够发生不同的成果；例如，事情行列上的事情次序在规范中没有界说。
