数据收集体系是数字存储示波器的中心部分，在示波器收集操控电路的操控下，数据收集体系将待测的模仿信号量化后进行缓存，供示波器软件体系进行数据的处理、运算、显现。跟着核算机技术的不断发展，高速ADC的功用不断进步，功用强大的DSP信号处理的实时性越来越强，可编程的逻辑器材的功用不断进步，为示波器数据收集体系的完结供给了一个牢靠并且有用的数字途径。相应的，数据收集体系的采样速率、存储深度、波形捕获才能、鉴别才能等方针也在不断进步。国际上，示波器职业像安捷伦、泰克等公司在数字存储示波器市场上占有了主导地位，均有实时采样率到达几十Gsps的示波器面市，可是由于遭到器材和工艺的约束，国内完结真实的高速高分辨率的数据收集体系还具有比较大的困难。
本文选用ADC+高频时钟电路+FPGA+DSP的结构形式，规划了一种实时采样率为2 Gsps的数字存储示波器数据收集体系，为国内高速高分辨率的数据收集体系的研发供给了一个参阅计划。
1 要害器材挑选
DSO数据收集体系的首要技术方针：a)双输入通道一起作业，每通道最高实时采样率到达2 Gsps；b)笔直分辨率8 bit；c)存储深度：8 MB／CH。整个体系的要害器材包含ADC、高频时钟芯片、FPGA、DSP、SRAM。经过对方针体系首要技术方针的剖析，结合数字存储示波器的使用特性，挑选了以下一系列器材。
数据收集体系要求到达的最高实时采样率为2 Gsps，一起考虑方针体系所要求的笔直分辨率、数据输出格局，别的统筹示波器的模仿带宽以及器材的购买途径和性价比，挑选了Atmel公司的AT84AD001。AT84AD001是双通道ADC，每一通道具有1 Gsps的实时采样率，在交织形式下双路ADC并行采样能够到达2 Gsps的实时采样率。其分辨率为8 bit，数据输出格局是LVDS(Low Voltage Differential Signaling)，具有1：1数据输出或1：2数据输出形式可选，此外，全功率输人带宽(-3 dB)为1．5 GHz，差分电压输入规模为500 mVVpp。
此外，重要的一点，AT84AD001还具有FISDA(Fine Sampling Delay Adjustment on Channel Q)功用，经过调整Q通道的采样时间，有效地避免了由于采样时钟的占空比不等于50％而形成的差错，确保了采样精度。
高速高精度的ADC对采样时钟的精度要求十分高，时钟电路一般的规划办法是直接使用FPGA内部的锁相环倍频电路发生，可是方针体系要求采样时钟频率到达1 GHz，而现在Altera和Xilinx公司的高端FPGA其I／O输出频率最高只能到达800MHz。经过归纳点评，终究选定了美国NS公司的高频时钟芯片LMX2531LQ1910E。其输出低段频率为917 MHz～1 014 MHz，满意规划要求，此外，LMX2531具有十分低的颤动和相位噪声。并且还集成了低噪声、高功用的低压差线性稳压器LDO(Low Drop Out regulator)元件，使电路的抗干扰性和稳定性得到了进步。
FPGA的可编程性以及丰厚的内部逻辑资源和外部I／O资源，用来作为数字存储示波器数据收集与操控体系。特别地，单片AT84AD001量化输出是16路1 Gbps速率、LVDS格局的差分数据，方针体系双输入通道一起作业，这就要求FPGA具有32个能支撑1 Gbps的差分I／O，使用高速I／O将数据接纳并存储。由此，挑选了Altera公司的Stratix II EP2S60F1020C4，该FPGA最多能够支撑多达84个1 Gbps的差分通道，并且增加了源同步通道的动态相位对准电路，为高速数据的承受供给了有力的支撑。
在示波器的高速数据收集体系中，需求对收集到的数据进行很多实时性的运算和处理，归纳考虑市面上的各款处理器，挑选ADI公司的DSP芯片Blackfin561作为嵌入式核算体系。Blackfin561主频最高可达750 MHz，其内核包含2个16位乘加器MAC(Multiplier and Accumulator)、2个40位累加器ALU、1个40位移位器、100KB的片内L1存储器以及128 KB的片内L2存储器SRAM，一起具有动态电源办理功用。此外，Blackfin处理器还包含丰厚的外设接口，满意规划的需求。
本文规划的数字存储示波器的存储深度要求到达每通道8 MB，而FPGA芯片Stratix II EP2S60F1020C4的片内存储单元一共只要552 KB，所以，有必要选用片外存储器作为收集RAM来存储量化后的波形数据，经过归纳考虑，选用美国赛普拉斯公司的SRAM芯片CY7C1440AV33。
2 体系结构
本文规划的数据收集体系选用ADC+高速时钟电路+FPGA+SRAM+DSP的结构形式，其体系结构如图1所示。通道1、通道2均选用一片最高实时采样率为2 Gsps的AT84AD001作为模数转换器完结对模仿输入信号的量化，高频时钟电路用来发生整个数据收集体系所需求的作业时钟，FPGA用来完结采样数据的接纳，并且完结FPGA与DSP的接口电路；SRAM作为数据收集体系的收集RAM，完结将量化后的波形数据缓存；DSP作为数据收集体系的主控机，完结对收集电路的操控和接纳收集电路收集的数据，并对采样数据进行处理、剖析和显现。
3 硬件规划
3．1 方针体系高速时钟电路的规划
经过LMX2531的规范的三线串行接口(CLK，DATA，LE)对其编程，以操控LMX2531能够输出希望的频率。时钟输出频率巨细的核算公式为：
fout=N×(OSCin/R) (1)
其间，N=Ninteger+Nfractional(包含整数和小数两部分)，Ninteger的值即为Ⅳ分频器的值，Nfractional的值包含NUM和DEN两部分的值，R代表R分频器的值，OSCin为参阅时钟输入值。R分频器的值能够由用户在1，2，4,8，16,32中任选一个，并且参阅时钟输入OSCin和输出频率fout也是用户自己决议的。依据规划要求，确认各个寄存器的详细取值，将核算好的数据写入芯片内的11个24位操控寄存器，然后得到ADC需求的1 GHz的时钟。
