当今的计算机、PAD、手机、通讯体系设备等电子产品，处理速度越来越快，运算才能越来越强，其电源的规划也越来越杂乱。进入21世纪后，芯片的制造工艺由0.18um逐步晋级到了95nm、65nm、45nm，晶体管的集成度更高、主频更高、供电电压更低，这给产品的电路规划与调试带来了更大的应战。在90年代，芯片的供电一般是5V和3.3V，运用CMOS或TTL电平，而现在，许多数字电路芯片的中心电压以及IO电平都小于3.3V，以最常用的内存芯片为例，最陈旧的SDR SDRAM供电电压为3.3V，DDR SDRAM为2.5V，DDR2为1.8V，DDR3为1.5V，而最新的DDR4的供电电压为1.2V，其VREF只要0.6V。这些电路的供电电压越来越小，对电源噪声的要求也愈加严厉，怎么规划低噪声的电源、而且精确丈量其电源噪声十分要害，本文将从电源完好性（Power Integrity，简称PI）的视点，扼要剖析电源噪声测验中或许遇到的问题和相应的处理方法。
电源噪声与PDN
在通讯、计算机产品中，不论是CPU、GPU、FPGA、DDR3，其芯片内部都有不计其数的晶体管，芯片内不同功用的电路有不同电源，比方中心电路的电源VCore、输入输出缓冲（IO Buffer）的电源、内部时钟或PLL的电源等等，这些电源都来自于单板的上直流稳压电源模块。
下图1为某芯片的电源散布网络（Power Distribution Network，简称PDN）示意图，芯片的供电环路从稳压模块VRM（Voltage Regulator Module）开端，经过PCB上电源地网络、芯片的ball引脚、芯片封装的电源地网络，最终抵达IC上的硅片。
当芯片上各种功用电路一起作业时，稳压电源模块VRM无法实时呼应负载关于电流需求的快速改变，芯片上的电源电压发生下跌，然后发生电源噪声，为了确保输出电压的安稳，需求在封装、PCB上运用去耦电容和合理的电源平面与地平面临。从现在电源完好性剖析的视点看，业界普遍以为在PCB上能够处理到几百兆赫兹PI问题，更高频率的电源完好性问题需求在芯片和封装规划时处理。原因在于：
在板级PI规划时，需运用容值较小、等效串联电感（ESL）较小的陶瓷电容往来不断耦，比方0603封装的0.1uf、10nf电容，可是电容的PWR/GND布线、过孔带来的寄生电感会增大电感，使去耦电容的有用作业频率下降，很难逾越几百MHz；
即便板级PI规划能处理GHZ的PI问题，电源的电流还需经过芯片焊接到PCB的ball、封装上的电源/地平面，抵达用电的晶体管还有较长的间隔，作用不大。PI规划时把高于几百MHz的去耦放到了芯片和封装上，PCB上处理kHz – 几百MHz的去耦问题。
因而，关于板级的电源噪声测验，运用带宽500M以上的示波器足够了。因为篇幅有限，关于芯片级PI和板级PI规划、去耦电容挑选等，主张查阅电源完好性书本。
电源噪声（Power Noise）与电源纹波(Power Ripple)
电源噪声与纹波是工程师常常遇到且简单混杂的两个概念，虽然是十分遍及的测验项目，可是还没有世界协会和标准安排界说怎么丈量DC电源的电源纹波和噪声。如下图2所示为直流电源输出部位丈量到的纹波和噪声示意图，蓝色波形为纹波，赤色波形为噪声，一般纹波的频率为开关频率的基波和谐波，而噪声的频率成分高于纹波，是由板上芯片高速I/O的开关切换发生的瞬态电流、供电网络的寄生电感、电源平面和地平面之间的电磁场辐射等多种要素发生的。近年来，业界已逐步统一认识，以为在PDN的source端(VRM)丈量的是电源输出的纹波，而在sink端（芯片）丈量的是电源噪声。
关于电源纹波的丈量，业界常用示波器约束20M带宽后，丈量的DC电源输出的波形峰峰值即为电源纹波。主张在以下几种状况时丈量电源纹波（带宽限定为20MHz）：
电源芯片厂商的数据手册规守时
丈量AC-DC电源时，比方ATX电源的输出
丈量稳压电源模块输出时
丈量直流参数时，或板上电路作业速率很低时
从PI的视点来看，无论是线性LDO电源、仍是开关电源，都只能供给低频段（kHz-MHz）的安稳电源输出，电源的高频部分是依托PCB、封装以及芯片内具有快速充电、放电功用的%&&&&&%来完成的。当板上芯片作业速率在几十MHz以上时，有必要丈量电源噪声，勘探点尽量要挨近待测验芯片的电源引脚。
电源噪声丈量的几大应战
因为低电压电源的噪声要求越来越严厉，比方JEDEC标准中规则了DDR3的VREF的电源噪声在+/-1%VDD以内（如上图2），1.5V x 1% = 15mV，即电源噪声的峰峰值不大于30mV；而Xilinx的Virtex-7 FPGA要求电源供电在10kHz-80MHz范围内电压改变峰峰值不超越10mV。丈量这类噪声较小的电源十分具有应战，而以下几点会影响到电源噪声丈量的精确性：
1. 示波器的底噪和量化差错
2. 运用衰减因子大的探头丈量小电压
3. 探头的GND和信号两个勘探点的间隔过大
4. 示波器通道的设置
下面将经过实测或理论剖析，逐个介绍影响电源噪声丈量的几种要素。
示波器的底噪和量化差错
当待测验信号比较弱小时，对示波器的底噪要求更高了，假如示波器的本底噪声挨近于待测验信号，就无法确保仪器的测验精度了。HDO4000比较惯例的实时示波器，运用了更低噪声的放大器，因而其底噪远低于其他示波器，此外，HDO4000运用了12位的ADC，比惯例的8位ADC的示波器有更高的分辨率和更低的量化差错。
别的，丈量弱小信号时，为了防止量化差错，尽量运用较小的笔直刻度，比方5mv和2mv，在这种刻度下，某些类型的示波器的偏置电压只能在+/-1V以内调理，无法直接丈量高于1V的电源噪声，而HDO4000示波器在5mV 时笔直偏置电压可在+/-4V 内调理，能够满意多种低电压电源的噪声丈量。
运用衰减因子大的探头丈量小电压
工程师在丈量电源噪声时，常常运用有源探头或许无源探头直接勘探挨近待测验芯片的电源和地网络，因为惯例的无源探头或有源探头的衰减因子为10，和示波器衔接后，笔直刻度的最小档位为20mV，在不运用20M 低通滤波器时，示波器和探头的本底噪声峰峰值约为30mV。以DDR2 的1.8V 供电电压为例，假如按5％来算，其答应的电源噪声为90mV，探头的噪声现已挨近待测验信号的1/3，所以，用10 倍衰减的探头是无法精确测验1.8V/1.5V 等小电压，需求运用1：1 的无源传输线探头来丈量此类低电压电源的噪声。
探头的GND 和信号的间隔过大
在电源噪声测验时，探头的GND 和信号两个勘探点的间隔也十分重要，当两点相距较远时，待测验信号（即电源噪声）的环路较大，因为勘探点很挨近高速运转的芯片，近场辐射较大，所以会有许多EMI 噪声辐射到探头的信号回路中（如图4 所示），使得示波器测得的波形包含了其它信号重量，导致过错的测验成果。所以要尽量减小探头的信号与地的勘探点距离，减小环路面积。
