H.264等视频紧缩算法在视频会议中是中心的视频处理算法，它要求在规则的短时刻内，编解码许多的视频数据，现在首要都是在DSP上运转。未来在增加4k*2k、H.265编解码等功用，并要求操控必定本钱的情况下，面对DSP功用瓶颈的问题，所以期望部分算法能够下放到FPGA来完成，凭借FPGA并行处理的优势，来加快整个体系。
根据altera cyclone V soc渠道的实验可行性剖析
1.JPEG图画紧缩算法与H.264等视频紧缩算法，有必定的相似性，并要简略许多，有必定的学习含义，故本次短期实验运用JPEG算法来验证该SOC渠道;
2.JPEG紧缩算法假如彻底在FPGA上用VerilogHDL言语完成，有必定难度，而且开发周期很长，而C言语源码，现已比较老练，移植到ARM比较简略;
3.经调查，altera cyclone V soc渠道，具有两颗速度高达800Mhz的cortex A9内核，并有大容量的逻辑单元，和高速收发模块。FPGA与ARM之间的AXI规范总线，速度更是高达100Gbit，对传输高清视频数据，即便4K*2K也是捉襟见肘。
实验进程
JPEG是Joint Photographic Experts Group的缩写，即ISO和IEC联合图画专家组，担任静态图画紧缩规范的拟定，这个专家组开发的算法就被称为JPEG算法，而且现已成为了我们通用的规范，即JPEG规范。JPEG紧缩是有损紧缩，但这个丢失的部分是人的视觉不容易察觉到的部分，它充分利用了人眼对计算机颜色中的高频信息部分不灵敏的特色，来大大节省了需求处理的数据信息。
JPEG编码中首要涉及到的内容首要包含：
1. Color Model Conversion(颜色模型)
2. DCT(Discrete Cosine Transform离散余弦改换
3.重摆放DCT成果
4.量化
5. RLE编码
6.范式Huffman编码
7. DC的编码
本次实验ARM侧运转LINUX操作体系，并将Color Model Conversion部分，下发给FPGA侧来完成，如上图，黄色区域符号。其间ARM核与FPGA的数据交互运用了HPS-to-FPGA x64 Bridge，该总线的读写操作都是在MMAP(将底层地址空间映射到用户层)后，经过运用HWlib库函数来完成。在FPGA侧，运用Qsys东西，增加Application_logic用户逻辑模块，来完成Color Model Conversion功用，如下图黄色区域符号。
实验成果
1.整个编码进程正常，以下左边为编码前的真彩。bmp格局图片，右侧为编码后的。jpg格局图片。
2.经过调用LINUX操作体系时钟函数gettimeofday( Model Conversion部分在ARM侧运转，和在FPGA侧运转耗费的时刻：
从表中能够看出，FPGA在大数据量的处理时，能发挥并行的优势，使运算速度得到进步。因实验开发程度有限，所以速度进步不是很明显。信任在将更多数据处理使命交给FPGA完成后，能取得更高的体系功用。
实验定论
1. cycloneV SOC有ARM核的存在，能够运用老练的C言语代码，缩短开发时刻;
2. cycloneV SOC有许多逻辑单元，能够帮忙处理许多数据，进步体系功用;
3. cycloneV SOC本钱低价，满意本钱操控要求;
