本文为我们介绍fpga数字钟规划。
数字钟的构成
数字钟实际上是一个对规范频率（1HZ）进行计数的计数电路。因为计数的开始时刻不行能与规范时刻（如北京时刻）共同，故需要在电路上加一个校时电路，一起规范的1HZ时刻信号有必要做到精确安稳，一般运用石英晶体振荡器电路构成数字钟。
数字钟的作业原理
振荡器发生安稳的高频脉冲信号，作为数字钟的时刻基准，然后经过分频器输出规范秒脉冲。秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器依照“24翻1”规则计数。计数满后各计数器清零，从头计数。计数器的输出别离经译码器送数码管显现。计时呈现差错时，能够用校时电路校时、校分。操控信号由1&TImes;5矩形键盘输入。时基电路能够由石英晶体振荡电路构成，假定晶振频率1MHz，经过6次十分频就能够得到秒脉冲信号。译码显现电路由八段译码器完结。
数字钟硬件电路规划
体系芯片的选取
本体系拟选用Altera公司Cyclone系列的EP1C3T144芯片。选用该款芯片的原因是：
① Altera公司的Quartus II开发环境十分友爱、直观，为整个体系的开发供给了极大的便利；
② 该FPGA片内逻辑资源、IO端口数和RAM容量都足够用，而且价格相对来说比较廉价，速度快，能够满足要求，且有很大的晋级空间。
EP1C3T144是Altera公司出产的Cyclone I代、根据1.5V（内核），3.3V（I/O），0.13um和SRAM的FPGA，容量为2910个LE，具有13个 M4KRAM（4K位+奇偶校验）块；除此之外，还集成了许多杂乱的功用，供给了全功用的锁相环（PLL），用于板级的时钟网络办理和专用I/O口，这些接口用于衔接业界规范的外部存储器器材，具有成本低和运用便利的特色，具有以下特性：
① 新的可编程架构经过规划完结低成本；
② 嵌入式存储资源支撑各种存储器运用和数字信号处理器（DSP）；
③ 选用新的串行置器材如EPCS1的低成本装备计划；
④ 支撑LVTTL、LVCMOS、SSTL-2以及SSTL-3 I/O规范；
⑤ 支撑66MHZ，32位PCI规范；
⑥ 支撑低速（311Mbps）LVDS I/O；
⑦ 支撑串行总线和网络接口及各种通信协议；
⑧ 运用PLL办理片内和片外体系时序；
⑨ 支撑外部存储器，包含 DDR SDRAM（133MHZ），FCRAM以及 SDR SDRAM；
⑩ 支撑多种IP，包含Altera公司的MegaCore以及其合伙安排的IP，支撑最新推出的Nios II嵌入式处理器，具有超凡的功能、低成本和最完好的一套软件开发工具。
EP1C3T144引脚图如下图所示。
EP1C3T144引脚图
显现电路规划
显现电路所选用4个数码管以静态显现驱动方法完结时、分显现。静态驱动是指每个数码管的每一个段码都由一个I/O端口进行驱动，其长处是编程简略，显现亮度高，缺陷是占用I/O端口多。
显现电路原理图如下所示。
LED静态驱动显现原理图
