摘要：本文针对由FPGA构成的高速数据收集体系数据处理才能弱的问题，提出FPGA与单片机完成数据串行通讯的解决方案。在通讯过程中彻底恪守RS232协议，具有较强的通用性和推行价值。
1 前语
现场可编程逻辑器件（FPGA）在高速收集体系中的使用越来越广，因为FPGA对收集到的数据的处理才能比较差，故需求将其收集到的数据送到其他CPU体系来完成数据的处理功用，这就使FPGA体系与其他CPU体系之间的数据通讯说到日程上，得到人们的急迫重视。本文介绍使用VHDL言语完成 FPGA与单片机的串口异步通讯电路。
整个规划选用模块化的规划思维，可分为四个模块：FPGA数据发送模块，FPGA波特率产生操控模块，FPGA整体接口模块以及单片机数据接纳模块。本文侧重对FPGA数据发送模块完成进行阐明。
2 FPGA数据发送模块的规划
依据RS232 异步串行通讯来的帧格局，在FPGA发送模块中选用的每一帧格局为：1位开端位+8位数据位+1位奇校验位+1位中止位，波特率为2400。本体系规划的是将一个16位的数据封装成高位帧和低位帧两个帧进行发送，先发送低位帧，再发送高位帧，在传输数据时，加上文件头和数据长度，文件头用555555来表明，只要单片机收到555555时，才将下面传输的数据长度和数据位进行接纳，并进行奇校验位的查验，正确就对收到的数据进行存储处理功用，数据长度能够依据需求恣意改动。由设置的波特率能够算出分频系数，详细算法为分频系数X=CLK/(BOUND*2)。可由此式算出所需的恣意波特率。下面是完成上述功用的VHDL源程序。
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
enTIty atel2_bin is
port( txclk: in std_logic; –2400Hz的波特率时钟
reset: in std_logic; –复位信号
din: in std_logic_vector(15 downto 0); –发送的数据
start: in std_logic; –答应传输信号
sout: out std_logic –串行输出端口
);
end atel2_bin;
architecture behav of atel2_bin is
signal thr,len: std_logic_vector(15 downto 0);
signal txcnt_r: std_logic_vector(2 downto 0);
signal sout1: std_logic;
signal cou: integer:=0;
signal oddb:std_logic;
type s is(start1,start2,shift1,shift2,odd1,odd2,stop1,stop2);
signal state:s:=start1;
begin
process(txclk)
begin
if rising_edge(txclk) then
if cou3 then thr=0000000001010101; –发送的文件头
elsif cou=3 then
thr=0000000000000010; –发送的文件长度
elsif (cou>3 and state=stop2) then thr=din;–发送的数据
end if;
end if;
end process;
process(reset,txclk)
variable tsr,tsr1,oddb1,oddb2: std_logic_vector(7 downto 0);
begin
if reset=1 then
txcnt_r=(others=>0);
sout1=1;
state=start1;
cou=0;
elsif txclkevent and txclk=1 then
case state is
when start1=>
if start=1 then
if cou=3 then
len=thr;
end if;
tsr:=thr(7 downto 0);
oddb1:=thr(7 downto 0);
sout1=0; –开始位
txcnt_r=(others=>0);
state=shift1;
else 全文检查
state=start1;
end if;
when shift1=>
oddb=oddb1(7) xor oddb1(6) xor oddb1(5) xor oddb1(4) xor oddb1(3) xor oddb1(2) xor oddb1(1) xor oddb1(0);
sout1=tsr(0); –数据位
tsr(6 downto 0):=tsr(7 downto 1);
tsr(7):=0;
txcnt_r=txcnt_r+1;
if (txcnt_r=7) then
state=odd1;cou=cou+1;
end if;
when odd1=> –奇校验位
if oddb=1 then
sout1=0;state=stop1;
else
sout1=1;state=stop1;
end if;
when stop1=>
sout1=1; –中止位
if cou4 then
state=start1;
else
state=start2;
end if;
when start2=>
tsr1:=thr(15 downto 8);
oddb2:=thr(15 downto 8);
sout1=0; –开始位
txcnt_r=(others=>0);
state=shift2;
when shift2=>
oddb=oddb2(7) xor oddb2(6) xor oddb2(5) xor oddb2(4) xor oddb2(3) xor oddb2(2) xor oddb2(1) xor oddb2(0);
sout1=tsr1(0);–数据位
tsr1(6 downto 0):=tsr1(7 downto 1);
tsr1(7):=0;
txcnt_r=txcnt_r+1;
if (txcnt_r=7) then
state=odd2;
end if;全文检查
when odd2=> –奇校验位
