在芯片的研制环节，FPGA 验证是其间的重要的组成部分，怎么有用的运用 FPGA 的资源，管脚分配也是有必要考虑的一个重要问题。一般较好的办法是在归纳过程中经过时序的一些束缚让对应的东西主动分配，可是从研制的时刻段上来考虑这种办法往往是不可取的，RTL验证与验证板规划有必要是同步进行的，在验证代码出来时验证的单板也有必要规划结束，也便是管脚的分配也有必要在规划代码出来之前完结。所以，管脚的分配更多的将是依靠人，而非东西，这个时分就更需求考虑各方面的要素。
归纳起来首要考虑以下的几个方面：
1、 FPGA 所承载逻辑的信号流向。
IC 验证中所选用的 FPGA 一般逻辑容量都十分大，外部的管脚数量也适当的丰厚，这个时分就有必要考虑到 PCB 规划时的布线的难度，假如管脚的分配不合理，那么有或许在PCB 规划时呈现很多的穿插的信号线，这给布线带来很大的困难，乃至走不通，或者是即便是布线走通了，也有或许因为外部的延时过大而不满足时序方面的要求。所以在管脚分配前对 FPGA 作业的环境要适当的了解，要对其间的信号来自哪里去向何方十分的清楚，这就依照连线最短的准则将对应的信号分配到与外部器材连线最近的 BANK 中
2、 把握 FPGA 内部 BANK 的分配的状况。
现在 FPGA 内部都分红几个区域，每个区域中可用的 I/O 管脚数量各不相同。在 IC 验证中都是选用了 ALTERA 与 XILINX系列的 FPGA ，这两个厂商的 FPGA中内部BANK的分配有必定的差异，这能够在规划中查阅相关的手册。下面与 ALTERA 中 Stratix II系列的 FPGA 内部 BANK 的分配为例来进行阐明。
图中具体阐明晰 FPGA 内部 BANK 的分配状况和每个 BANK 中所支撑的 I/O 规范。依据 FPGA 中内部 BANK 的分配的状况，一起结合图 1 中信号的流向也就能够大体固定
FPGA 在单板中的方向，一起依照就近的准则将相关的信号分配到相关的 BANK 中，这样的办法能够完结一般信号的分配。
3、 把握所选 FPGA 每个 BANK 所支撑的 I/O 规范。
从图 2 中能够看出 FPGA 内部的每个 BANK 所支撑的 I/O 的规范不尽相同，所以管脚的分配时要将支撑相同规范的管脚都会集到一个 BANK 中，因为 FPGA 中同一个BANK一般不一起支撑两种 I/O 规范，当然也有破例，这就需求查阅相关 I/O 规范所要求的作业条件。
4、 重视特别信号的管脚的分配
这儿的特别信号首要是指时钟信号与复位信号，或者是一些要求驱动才能较高的信号。时钟信号一般都是要求分配到大局的时钟管脚，这样取得的时刻的推迟将是最小的，驱动也最强。复位信号因为要求同步性好驱动的才能强，所以一般的状况下也会从大局的时钟管脚送入。 在分配时钟时，依据时钟的多少分配的战略不同很大，也需求要点重视，这需求查阅相应的手册看哪些时钟别离能抵达哪些区域，一般的时钟都是差分时钟，这个时分假如所用的不是差分时钟就需求留意 P 端与 N 端一般不能一起分配给不同的时钟信号。如下图所示 XILINX 系列的 FPGA 中成对的时钟假如是一起选用那么就不能一起抵达相同的区域，因为抵达相同区域的时钟线只要一根。
所以在时钟较少时最好成对的P和S不要一起运用，而是仅仅挑选P或者是N这样就不会呈现抵触的状况。
5、 统筹信号完整性的考虑。 因为在分配中常常会呈现总线分配的状况，一起很多的总线又有或许常常是一起翻转，这样就会带来了一系列信号完整性的问题，所以在管脚分配时很多一起翻转的信号尽量分隔。
