FPGA的功耗高度依赖于用户的规划，没有哪种单一的办法可以完结这种功耗的下降，好像其它大都事物相同，下降功耗的规划便是一种和谐和平衡艺术，在进行低功耗器材的规划时，人们有必要细心权衡功用、易用性、本钱、密度以及功率等许多方针。
现在许多终端商场对可编程逻辑器材规划的低功耗要求越来越严苛。工程师们在规划如路由器、交换机、基站及存储服务器等通讯产品时，需求密度更大、功用更好的FPGA，但满意功耗要求已成为十分急迫的使命。而在消费电子范畴，OEM期望选用FPGA的规划可以完结与ASIC相匹敌的低功耗。
虽然依据90nm工艺的FPGA的功耗已低于从前的130nm产品，但它仍然是整个体系功耗的首要载体。此外，现在的终端产品规划大多要求在紧凑的空间内完结，没有更多的空间留给气流和大的散热器，因此热办理、功率办理继续成为FPGA规划的一个重要课题。
选用FPGA进行低功耗规划并不是一件简单的事，虽然有许多办法可以下降功耗。FPGA的类型、IP核、体系规划、软件算法、功耗剖析东西及个人规划办法都会对产品功耗发生影响。值得注意的是，假如运用不当，有些办法反而会添加功耗，因此有必要依据实践情况挑选恰当的规划办法。
FPGA规划的总功耗包含静态功耗和动态功耗两个部分。其间，静态功耗是指逻辑门没有开关活动时的功率耗费，首要由走漏电流构成的，随温度和工艺的不同而不同。静态功耗首要取决于所选的FPGA产品。
动态功耗是指逻辑门开关活动时的功率耗费，在这段时间内，电路的输入输出电容完结充电和放电，构成瞬间的轨到地的直通通路。与静态功耗比较，一般有许多办法可下降动态功耗。
选用正确的结构关于规划是十分重要的，最新的FPGA是90nm的1.2 V器材，与从前产品比较可下降静态和动态功耗，且FPGA制造商选用不同的规划技能进一步下降了功耗，平衡了本钱和功用。这些90nm器材都改动了门和分散长度，优化了所需晶体管的开关速率，选用低K值电介质工艺，不只提高了功用还下降了寄生电容。结构的改动，如增强的逻辑单元内部互连，可完结更强壮的功用，而无需更多的功耗。StraTIx II更大的改动是选用了六输入查找表（LUT）架构，可以经过更有用的资源运用，完结更快速、低功耗的规划。
除惯例的可重装备逻辑外，FPGA正不断集成更多的专用电路。最先进的PLD就集成了专门的乘法器、DSP模块、可变容量RAM模块以及闪存等，这些专用电路为FPGA供给了愈加高效的功用。总体上看，选用这些模块节约了惯例逻辑资源并添加了体系履行的速度，一起可以削减体系功耗。因此更高的逻辑功率也意味着可以完结更小的器材规划，并进一步下降静态功耗和体系本钱。
不同供货商所供给的IP内核关于低功耗所起的作用各有偏重。挑选正确的内核对高效规划至关重要，有的产品将注意力会集在空间、功用和功耗的平衡上。某些供货商供给的IP内核具有多种装备（如Altera的Nios II嵌入式处理器内核选用快速、规范和经济等三种版别），用户可依据自己的规划进行挑选。例如，假如一个处理器在同一个存储分区中进行多个不同调用，则选用带板载缓存的Nios II/f就比从片外存储器拜访数据的解决方案节约更多功耗。
假如用户可以从多种I/O规范中进行挑选，则低压和无端接（nON-terminated）规范一般利于下降功耗，任何电压的下降都会对功耗发生平方的作用。静态功耗关于接口规范特别重要，当I/O缓冲器驱动一个高电平信号时，该I/O为外部端接电阻供给电压源；而当其驱动低电平信号时，芯片所耗费的功率则来自外部电压。差分I/O规范（如典型值为350 mV的低开关电压LVDS）可供给更低的功耗、更佳的噪声边际、更小的电磁搅扰以及更佳的全体功用。
运用FPGA的结构来下降功耗还有赖于所运用的软件东西。用户可以从很多归纳东西经销商那里进行挑选，那些可以运用专用模块电路并智能地规划逻辑功用的归纳东西，将有助于用户下降动态功耗。此外，依据自己的规划，用户可以尝试以面积驱动来代替时序驱动的归纳，以下降逻辑电平。不同归纳东西的选项有所不同，因此应当了解哪个“开关”或“按钮”是必需的。相同重要的还有布局与布线东西，一旦用户挑选了某种特别的FPGA，他就有必要选用该供货商的布局布线东西。因为互连会潜在地添加功耗，因此细心进行布局规划和规划尤为重要。即便规划不需求很快完结，规划者也期望尽或许地加速进展。比如Altera LogicLock之类的东西所添加的规划功用可运用户在器材定制区域内进行逻辑分组布局，因此一旦用户找到一种高效布局，就能很快改编为他用。 为使规划耗费最小的动态功耗，可选用优化的算法来下降剩余和无意义的开关活动，例如具有许多不同状况的状况机。一个二进制编码的状况机将经过触发器发生多个比特并构成组合逻辑，选用格雷码或One-hot编码可下降从一个状况到另一个状况的开关次数。一起工程师在完结下降功耗的方针时，需求平衡格雷码所需的额定组合逻辑，或One-hot编码所需的附加触发器。
数据维护和操作数阻隔是另一种下降功耗的技能。在这种技能中只需没有输出，数据途径算子的输入都会坚持稳定。输入的开关行为会涉及其它电路，因此即便在疏忽输出的情况下也能耗费功率，例如某个集成了根本算术逻辑单元（ALU）的规划。经过坚持输入的稳定性（中止开关），开关动作的数量就能得到削减。这种办法为每个模块的输入端供给了维护逻辑（触发器和/或门电路），削减了开关动作，然后下降了体系全体的功耗。
在时钟网络上削减开关动作也可大幅下降功耗。大都可供给独立大局时钟的FPGA是分割为几部分的，若一个规划间歇地选用部分逻辑，就可关掉其时钟以节约功耗。最新FPGA中的PLL可制止时钟网络并支撑时钟转化，因此既可关掉时钟也可转化为更低频率的时钟。更小的逻辑部分可以潜在地运用本地/局域时钟来代替大局时钟，因此不用运用不相称的大型时钟网络。
对易受搅扰的规划而言，削减意外的逻辑搅扰可大幅下降动态功耗。意外搅扰是在组合逻辑输出时发生的暂时性逻辑转化。削减这种效应的一个办法是重新考虑时序规划，以平衡时序要害途径和非要害途径间的推迟。用户可在软件东西的协助下使用这种办法，例如某软件可经过组合逻辑移动寄存器的方位，以完结平衡时序。别的一种办法是引进流水线结构，以削减组合逻辑深度，流水线还有助于添加速度。第二种办法对无意外搅扰规划的作用不明显，相反还或许添加功耗。
方便快捷的准确功率预算东西，不只有助于规划工程师对功率进行定量评价，一起也有助于加速产品规划进展。假如在初期功率评价东西和数据表中没有实践数据，规划工程师就不能在规划阶段走得更远。获取初期评价数据东西，可使规划人员在规划开端之前就进行功率预算。此外作为规划规划，工程师可将布局和布线规划加载到更准确的功率评价继续傍边，然后得到一个更精准的功耗描绘。最好的评价东西可使仿真文件无缝集成到电源东西中，因此可以取得开关功率的准确描绘；若不能进行仿真，则该东西也能主动给出FPGA规划的评价参数。
