导言
信号传输一般可分为两大部分：编码与解码。其间编码要求依据所传输信号特色挑选适宜的编码办法。因为不同的信号在不同的环境中进行传输，遭到的搅扰是不同的，而挑选适宜的编码办法能够最大极限的防止搅扰，使通讯愈加顺利、愈加精确。
要完成不同的编码办法关键是要找到适宜的算法，而且要求算法有必要简练亦兼容。笔者在这里首要采用了比照、联合和模块化的规划办法，使每一种编码成为一个独立模块，但又共用同一个或多个时钟。由此，大大节省了程序的存储空间，减少了程序的调试时刻。
文章将用VHDL规划八种常用的编码办法，并运用ALTERA公司的QUARTUSII规划软件进行仿真调试。QUARTUSII规划软件是一款敞开、与结构无关、多渠道、彻底集成化、丰厚的规划库、模块化东西、支撑各种HDL、有多种高档编程言语接口的十分先进的EDA东西软件。别的，超高速硬件描绘言语VHDL具有强壮的言语结构、多层次的描绘功用、杰出的移植性和快速的ASIC转化才能，支撑硬件的规划、归纳、验证和测验。因而，使用VHDL规划通讯编码波形具有重要意义。
全体计划规划
计划全体规划如图1所示。首要，在运用VHDL编写程序时有必要遵循体系规矩，依照体系库函数调用，不然编译将会产生问题。其次，考虑到分模块编程，而每一种编码办法的编程会用到不同频率的时钟，因而要将体系时钟二分频、四分频和八分频，以备需求。然后便是要规划挑选模块，便利对八种编码的自由挑选。再进行 各个编码模块的VHDL编码，从而能够逐一编译仿真。最终，当每一个模块编译仿真通往后，便是要将每一个独立模块程序整合在一起，构成总的编码程序，而且调试总程序。
图1 全体规划流程图
单元模块规划及调试
分频模块
作业原理
所谓分频，便是将一个给定频率较高的数字输入信号，经过恰当的处理后，产生一个或数个频率较低的数字输出信号。分频本质上是加法器的改动，其计数值由分频常数N=fin/fout（fin是输入频率，fout是输出频率）决议，其输出不是一般计数器计数成果，而是依据分频常数对输出信号的高、低电平进行操控。
软件规划
下面规划一个对输入时钟信号进行2分频、4分频和8分频的分频程序。依据实际需求还能够规划分频系数为2N的分频器，只需求完成一个模N的计数器，再把模N的计数器的最高位直接交给分频器的输出信号，即可得到所需求的分频信号。
分频系数是2的整数次幂的偶数分频器模块图如图2所示。
图2 2、4、8分频器的RTL模块图
此程序中rst为低电平有用，若完成2分频电路则输出最高有用位count(0)，4分频电路输出最高有用位count(1)，顺次类推，8分频输出最高有用位count(2)。
在MAX-plusII环境中编译仿真波形如图3所示。
图3 2、4、8分频波形
挑选模块
作业原理
此模块是用于挑选信号的，效果便是当输入多路信号时，只选取其间一路输出，其挑选依据是依据其地址线的信号，地址线有N条，就能制造2N选一挑选器。
软件规划
依据挑选模块的作业原理，使用VHDL编写的挑选器模块图如图4所示。
图4 挑选器的模块图
挑选器程序在QUARTUSII环境中编译仿真波形如图5所示。
图5 挑选器波形
功用模块
NRZ-L（不归零码）
NRZ-L(平)码无论是“1”仍是“0”时，相邻码元电平极性均不改动，即在4分频的时钟clk上升沿随输入信号din改动而输出信号encoder-out。
详细VHDL模块图如图6所示。
图6 NRZ-L(平)的模块图
程序在QUARTUSII环境中编译仿真波形如图7所示。
图7 NRZ-L码波形
NRZ-M(信号差分码)
NRZ-M信号差分码，当为“1”时相邻码元电平极性改动，“0”时相邻码元电极性不改动，即在时钟clk为4分频的上升沿遇输入信号datain “1”而跳变，“0”坚持输出信号encoder-out。
详细VHDL模块图如图8所示。
图8 NRZ-M（信号差分码）的模块图
程序在QUARTUSII环境中编译仿真波形如图9所示。
图9 NRZ-M码波形
NRZ-S（空格差分码）
NRZ-S（空格差分码），当为“0”时相邻码元电平极性改动，“1”时相邻码元电极性不改动，即与NRZ-M(信号差分码)恰好相反，clk为4分频。
详细VHDL模块图如图10所示。
图10 NRZ-S（空格差分码）的模块图
程序在QUARTUSII环境中编译仿真波形如图11所示。
图11 NRZ-S码波形
RZ(单极性归零码)
在归零码RZ中，码元中心的信号回归到0电平，因而恣意两个码元之间被0电平离隔。当为“1”时为“0”，当为“0”时则为“0”，即输入datain信号中心离隔，时钟clk是2分频，在上升沿遇“1”跳变，其它为“0”，输出信号encoder-out。
详细VHDL模块图如图12所示。
图12 RZ（单极性归零码）的模块图
程序在QUARTUSII环境中编译仿真波形如图13所示。
图13 RZ码波形
积分曼彻斯特码
曼彻斯特编码是一种双相码。除了中心产生跳变外，当为“0”时相邻码元电平极性改动，“1”时相邻码元电极性不改动，因为要将输入datain信号中心跳变，故需两个时钟clk1、clk2，且clk1是4分频，clk2是2分频，都在两时钟上升沿遇“0”跳变，遇“1”坚持，输出信号encoder-out。
其详细VHDL模块图如图14所示。
图14 积分曼彻斯特码的模块图
程序在QUARTUSII环境中编译仿真波形如图15所示。
图15 积分曼彻斯特码波形
双相-M码
双相-M码：除了相邻码元电平极性产生跳变外，当为“1”时中心产生跳变，当为“0”时中心不产生跳变，即时钟clk1为4分频，输入信号datain相邻码元极性跳变，遇“1”时在时钟clk1的上升、下降沿跳变，输出信号encoder-out。
详细VHDL模块图如图16所示。
图16 双相-M码的模块图
程序在QUARTUSII环境中编译仿真波形如图17所示。
图17 双相-M码波形
双相-L码
双相-L码，除了中心产生跳变外，当为“1”时相邻码元电平极性改动，“0”时相邻码元电极性不改动，即需求2分频时钟clk1，datain信号中心遇时钟clk1上升沿跳变外，且遇“1”相邻码元极性改动，“0”时不变，输出信号encoder-out。
详细VHDL模块图如图18所示。
图18 双相-L
程序在QUARTUSII环境中编译仿真波形如图19所示。
图19 双相-L码波形
双相-S码
双相-S码，除了相邻码元电平极性产生跳变外，当为“0”时中心产生跳变，当为“1”时中心不产生跳变，即与双相-L码相反，clk1为4分频。
详细VHDL模块图如图20所示。
图20 双相-S码的模块图码的模块图
程序在QUARTUSII环境中编译仿真波形如图21所示。
图21 双相-S码波形
全体程序调试
全体程序在MAX-plusII环境中的编译仿真波形如图22所示。
图22 八种编码波形
总结
1） 运用VHDL编写以上八种编码是可行的。
2） 经过调查各模块的仿真波形，契合各个编码的特性。
3） 经过全体程序的调试仿真，并在FPGA上完成了波形的键选。
