在牢靠的通讯体系中,要确保接纳端能正确解调出信息,有必要要有一个同步体系,以完成发送端和接纳端的同步,因而同步提取在通讯体系中是至关重要的。一个简略的接纳体系框图如图1所示。
本文介绍一种依据现场可编程门阵列(FPGA)的同步计划。FPGA是与传统PLD不同的一类可编程AS%&&&&&%,它是将门阵列的通用结构与PLD的现场可编程特性结合于一体的新式器材,最早由美国Xilinx公司于1985年推出。FPGA具有集成度高、通用性好、规划灵敏、开发周期短、编程便利、产品上市方便等特色,它的门数可达100万门以上。近年来,FPGA在体系的硬件规划方面得到了广泛的使用。
1 同步序列码
本文介绍的帧同步提取是在每一帧的前面加扩频码,该扩频码有必要具有杰出的自相关性和互相关特性。表1是m序列码和Gold系列码的功能比较,从表中能够看出,m序列码的自相关性和互相关特性要比Gold系列码好得多,m序列码作为同步头具有较强的抗搅扰才干和较低的截获概率,并且长的m序列更简略在必定的强噪声中被提取,这样就能够充沛确保数据的正常通讯。因而相关于Gold系列码来说,m序列码更适合于作为同步头。本文的同步序列码指的是M序列码,M序列码是由m序列码得到的,即在相应的m序列码后补零,用以完成PN码的持平匹配,由于对应m序列码来说,1的个数总是比0的个数多一个。
使用相关法,在同步头没有降临之时,其相关峰比较低;假如数据中的同步头和本地同步头彻底对齐,那么就能够呈现大的相关峰值,但这个峰值或许不会到达理论值,这是由于在数据传输中,数据流包含同步头都要遭到噪声的搅扰。因而,同步提取还要看同步是在一个什么样的噪声环境中才干杰出作业。本文介绍的是长度为128的M序列码作为同步头的同步提取办法。之所以取长度为128的PN码作为同步信息,一方面是考虑到同步提取的杂乱性要求同步信息不能太长,另一方面是要满意相关峰值尽或许的大,长度为128的PN码能够供给21dB的处理增益,这使得在必定的噪声布景下依然能够提取到相关峰值。
图2是在信噪比为0dB下的相关状况。能够看出在0dB下长度为128的M序列码作为同步头的相关特性是杰出的。图3是在信噪比为-7dB的状况下做的仿真。能够发现,由噪声所产生的相关峰增高,有超越最高相关峰的趋势。经过试验,信噪比持续下降时,真实的相关峰就会被噪声所产生的相关峰吞没,这样就不能提取出相关峰。因而,同步提取要考虑噪声的影响。
2 同步提取原理
本文介绍的帧同步提取是在每一帧的前面加上长度为128位的PN码作为帧头数据(如图4所示),然后依据这些帧头数据的相关性提取相关峰值,帧头数据有必要具有杰出的自相关性和互相关性,当和本地码彻底相一起其相关峰最大。
假定PN码为p(n),经A/D采样后第n个采样点的数据是data(n),噪声是N(n),那么data(n)和PN码之间的循环互相关函数为:
式中, L是PN码的长度。当data(n)正好与PN码对齐,即data(n)=p(n)+N(n)时,有：
由于N(n)与PN是互不相关的,因而(2)式的前半部分相关值很小；而关于(2)式的后半部分,当其与本地的PN码彻底对应,即p(n)=p(k+n)时,Rdp(k)将得到最大相关值。关于L=128的PN码,将会有一个21dB增益的相关峰,因而能够提取到显着的相关峰。
由以上剖析能够看出,在同步相关提取的完成傍边要用到反向器和乘法器,电路杂乱,用FPGA规划必定会占很大的资源。经过研讨剖析并参阅其它文献资料,这儿选用补码配对相减匹配滤波法,仅使用减法器和加法器即可,不只使电路规划简略,并且使电路得到极大的优化。在同步信息的复接部分用的帧头信息是一个128位的M序列码,而在同步提取部分用的则是该序列码的镜像码。
假定帧同步复接部分的同步头M序列码是:
1000010110/0010111010/1101100000/1100110101/0011100111/1011010000/1010101111/1010010100/0110111000/1111111000/0111011110/0101100100/10000000
而同步头M序列码的镜像码则为:
00000001/0010011010/0111101110/0001111111/0001110110/0010100101/1111010101/0000101101/1110011100/1010110011/0000011011/0101110100/0110100001
对镜像之后的本地码先进行编号,依照次序顺次从1编到128。第一位数字0编为1,第二位数字0编为2,第三位数字编为3……。在镜像本地码中,第一个呈现数字1的方位编号为8,第二个呈现数字1的方位编号为11……。顺次做以下配对:
其间的映射联系是:a→10,b→20,c→30,d→40,e→50,f→60,g→70,h→80,i→90,j→100,k→110,l→120
在同步头中,既能够用符号1表明电平系数+1,用符号0表明电平系数-1,也能够用符号1表明电平系数-1,用符号0表明电平系数+1。本文选用符号0表明电平系数+1,用符号1表明电平系数-1。
配对之后,对各个组合对应的输入移位样点数据做补码减法运算。例如在组合(1,8)中,当样点数据进入移位寄存器时,将对应移位寄存器中的并行第一位输出作为被减数,第8位输出作为减数。其它组合相似。当样点数据中的同步头彻底进入移位寄存器时,那么对应并行输出的第一位应该是正值,而第8位对应的是负值。两个输出做补码相减。正值减去一个负值,输出得到一个更大的数值。这时,只需添加运算的位数,才干得到正确的运算成果。
对128个编号能够做64个配对,这就需求64个减法器。64个减法运算一起进行,有64个输出成果。然后使用32个加法器对64个数值进行加法运算。逐级进行相加运算,最终得到一个相关峰值。假定data(n)是16bit的信息数据,在逐级相加运算傍边,不是直接选用这16位进行补码减法和补码加法运算,而是跟着一级级的相加运算,位数也一位一位地添加。这样就优化了电路,节省了FPGA资源。
假定一个码元采样8个点,经I、Q分路(以QPSK调制为例)之后,每一正交路为4个点。相关于(1,8)配对,在第一个补码配对减法器中对应的是{t13,t1[3..0]}和{t83,t8[3..0]};相对应(2,11)配对,在电路中对应的是{t23,t2[3..0]}和{ta13,ta1[3..0]};依此类推。
下面有必要剖析一下为什么要表明成{t13,t1[3..0]}的方式。在补码运算中,由0101-1101=0101+0010+0001=0111+0001能够看到0111+0001的和值是一个更大的正值,是不能用4位表明的,由于这个时分和值本应为1000,表明成果8(十进制),而在补码中却为-8。假如将补码的头一位都进行重复,使其变为5位,就可彻底避免这种状况的产生。例如:
00101-11101=00101+00010+00001=00111+00001=01000
11000-00111=11000+11000+00001=10000+00001=10001
经过这样的一个改换,即不会产生溢出,也不会产生过错,确保了电路进行逐级运算的正确性。
对应128长的同步头,一个码元采样8个点,经I、Q分路,每一正交路为4个点,每一路上为128×4=512个样点。选用并行处理,在数据来到之时,分红四路,每一路做一个匹配滤波器,这样能够直接由每个码元对应的样点组成匹配滤波器。将四个匹配滤波器产生的相关值比较出最大值,再和后边门限比较,超越门限,即作为同步信号。同步提取的流程如图5所示。
3 仿真成果
同步相关峰的仿真(使用Quartus2.1软件)如图6和图7所示,clk是输入时钟,in是输入数据,sclr是清零信号,out是输出信号。
用Quartus2.1软件编译适配,一片APEX EP20K400EBC652-1X只用了百分之三十的逻辑单元就能够完成同步提取。
一个完好的帧同步体系的作业状况包含两种,即捕获状况和确定状况,并且在必定条件下使它们互相间能主动切换。当帧同步信号捕捉届时,帧同步体系应立即由捕捉状况转换到确定状况。同步提取完成后,仅仅完成了初始同步,即同步捕获,还要进行同步确定,以避免假同步和漏同步的产生。限于篇幅,这儿仅仅评论了初始同步的完成。
经过对帧同步提取的FPGA完成能够看出,补码配对相减匹配滤波法是一个很有用的办法。它供给了一种将扩频码作为同步信息从而完成帧同步提取的办法,并且在很大程度上节省了FPGA的内部资源。这儿仅仅介绍了M序列码作为同步头的完成计划,关于m序列码作为同步头的完成,只需略微做一下修正,即加一些相应的延时单元就能够完成。
