导言
数字通讯网中，为扩展传输容量和进步传输功率，常运用数字复接技能，将若干低速码流合并成高速码流，经过高速信道传送。而以往的PDH数字复接体系大多选用模仿电路或传统ASIC规划，电路杂乱巨大且受器材约束，灵活性和稳定性都很低，体系的调试修正难度也很大。近年来可编程器材的运用日益广泛，运用较多的是现场可编程门阵列(FPGA)和杂乱可编程逻辑器材(CPLD)。FPGA器材性能优越，运用方便，本钱低价，出资危险小，运用FPGA规划能够彻底依据规划者需求开发ASIC芯片，可方便地重复编写和修正程序，即便制成PCB后仍能进行功用修正。本文将侧重介绍运用FPGA技能完结基群与二次群之间复接与分接体系的整体规划方案。
数字复接根本原理及体系构成
二次群帧结构及其复接子帧结构
按ITU-TG.742协议，作业在8448kbit/s的选用正码速调整的二次群复接设备帧结构如图1所示，一帧共有848bit，前12位帧码组包含帧同步码10位，码型为1111010000；失步对告码，同步为“0”，失步为“1”；国内通讯备用码。Cj1、Cj2、Cj3(j=1，2，3，4)为刺进标志码，Vj(j=1，2，3，4)为码速调整刺进比特，其作用是调整基群码速。二次群由四支路的子帧构成，子帧结构如图2所示，一子帧有212bit，1、2、3位码为帧码组，记Fj；刺进标志码用Cj标明；码速调整刺进比特用Vj标明。
图1 二次群帧结构
图2 复接子帧结构(以第一条支路为例)
复接体系构成
复接体系构成的框图如图3。复接时序信号发生器发生码速调整需求的时序信号，四路基群信号先各自经正码速调整，变为2.112Mbit/s的同步码流。合路器次序循环读取四路码流，并在每帧最初刺进帧定位信号，输出8.448Mbit/s的规范二次群。
图3 复接的体系构成框图
在接纳端，合路码流先进行帧定位捕获，断定体系处于同步态、失步态仍是过渡态。一旦捕获到帧定位信号，便驱动分接时序信号发生器作业，发生分路和码速康复需求的时序信号，一起分路器作业，把帧定位信号抛掉，次序循环别离送入4个码速康复单元，扣除刺进码元，康复成四路2.048Mbit/s的基群信号。
数字复接体系的FPGA规划
本次FPGA规划选用分层规划，顶层为整个体系的原理框图(见图3)，用一些符号标明功用块，然后把每个功用块分红若干子模块，各模块独立规划。下面就各模块的规划思维进行具体介绍。
复接电路规划
复接电路如图4所示，它由复接时序发生器、缓存器、码速调整操控电路、刺进码操控电路、帧定位信号发生器和合路器6个模块构成。图中只画了第一条支路参加复接的完结进程，因为四条支路的进程彻底相同，因而省略其他3个支路的电路。
图4 复接电路框图
(1)复接时序发生器模块
输入为2.112MHz频率的均匀时钟，经过该模块发生刺进码操控电路所需的刺进标志时隙脉冲SZ、调整刺进时隙脉冲SV、频率为2.112MHz的非均匀时钟f(从输入的均匀时钟扣除了时隙SZ和SF)和帧定位信号发生器所需的时隙脉冲SF。
(2)缓存器模块
基群信号以2.048MHz的均匀时钟clk_wr写入缓存器，一起以2.112MHz的非均匀时钟clk_rd读出，clk_rd由刺进码操控电路发生。该模块还需输出每次写入和读出一帧数据时第一个clk_wr脉冲P1和clk_rd脉冲P2，送给码速调整操控电路模块。在该模块的规划中，应留意每一帧信息码的位数不是固定的，有必要经过码速调整操控电路模块的反应信号Fn来确认，当反应信号标明本帧需求调整，则位数为205；反之，位数为206。
(3)码速调整操控电路模块
缓存器的写入脉冲超前于读出脉冲的时刻量称为读写时差，读写时差的巨细总随时刻不断改变着。该电路中缓存器的写入速率低于读出速率，跟着时刻的推移，缓存器中所存信息码数目越来越少，终究导致“取空”而形成过错的数据传输。因而，咱们有必要设定一门限，当信码数降到门限值时，就进行码速调整。
经过对各时刻读写时差的联络以及趋向终究状况改变的剖析得出，读写时差的最低点总是发生在一帧结尾，而在帧首经过两脉冲相位差就能判别本帧是否需求码速调整。具体地说，P1和P2输入进行鉴相断定得到帧首的读写时差T0，与调整门限值TS进行比较，若T0>TS则本帧不需求调整，反之若T0≤TS，则需求调整。这时模块输出反应信号Fn给缓存器，和调整操控负脉冲Gate给输入码操控电路模块。
(4)刺进码操控电路模块
该模块的功用是对缓存器的读出信息进行刺进码操控，输出2.112MHz的非均匀时钟clk_rd和参加合路的支路码流。为了标志是否在时隙SZ有刺进调整比特，就有必要引进刺进标志码。一般在一帧中规则一个特守时隙SV，供给一次码速调整的时机。假如某支路需求进行调整，就在该时隙刺进一比特脉冲，如不需求调整则该时隙仍传支路信息。为保证可靠性，一般选用3位码作为刺进标志码。假如某支路有刺进调整，用标志码为111来标明，不然用000标明。
(5)帧定位信号发生器模块
该模块发生帧同步信号和告警指示码，帧定位信号能够会集刺进，也能够涣散到各支路刺进，考虑到设备和推迟问题，咱们挑选会集刺进。
(6)合路器模块
依据每个时刻距离传送码字的多少，有3种摆放方法：按位复接、按字复接和按帧复接。其间按位复接要求缓存器容量较小，较易完结，并且二次群帧结构是由4个支路子帧按位复接而成，所以一般选用按位复接，本文选用的也是该方法。该模块按位次序循环读取四路码速调整后的码流，在对应SF时隙刺进帧定位信号“111101000000”，得到二次群信号，即完结整个复接部分。
分接电路规划
分接进程如图5所示，它是由帧定位捕获电路、同步时钟提取电路、分路器、分接时序信号发生器、刺进码扣除操控电路、时钟滑润电路和码速康复操控电路7个模块构成。因为四路分接电路根本相同，所以省略其他三路电路。
图5 分接电路框图
(1)帧定位捕获电路模块
该模块经过捕获帧定位信号分辩帧首方位，并断定体系的状况。当接连3次捕获到帧定位信号，则断定体系处于同步态；之后若接连4次没捕获到帧定位信号，则断定体系进入失步态，并封闭分接时序信号发生器，也不再接纳数据；一旦捕获到帧定位信号，便驱动分接时序信号发生器作业，并开端接纳数据。这儿要求模块在体系失步后能从头进入同步，假如传输中帧同步码组接连丢掉了几帧，而体系又没有自康复才能，那么整个体系将无法再正常作业。
(2)同步时钟提取模块
数据流的接纳需求与之速率相同的时钟，这就需求对二次群码流进行位同步时钟提取，得到与之速率共同的均匀时钟给分路器。
(3)分路器模块
一旦捕获到帧定位信号，分接器便开端作业，把帧定位信号抛掉，其他在8.448MHz的位同步时钟下按位次序循环进行同步别离，别离送入4个码速康复单元。
(4)分接时序信号发生器模块
该模块规划思维根本同于复接时序信号发生器，其基准时钟由位同步时钟分频得到。帧定位捕获电路驱动它作业，发生帧定位时隙脉冲SF，刺进标志时隙脉冲SZ，调整刺进时隙脉冲SV和2.112MHz的非均匀时钟f，送给刺进码扣除操控电路。
(5)刺进码扣除操控电路模块
该模块的功用是扣除复接时刺进码流的码字，输出作为码速康复电路的写入时钟clk_wr’，在接纳端对收到的SZ时隙的标志码进行择多断定，即标志码中有2个以上为1，判为有刺进调整，分接时应将SV时隙内容扣除；不然判为无刺进调整，分接时无需扣除SV时隙内容。假如输入码流对应SZ时隙呈现“1”的个数比“0”的个数多，f中对应SV的一个节拍被扣除；假如对应SZ时隙“0”的个数比“1”的个数多，则f中对应SV的节拍仍起作用。
(6)时钟滑润电路模块
该模块对非均匀时钟clk_wr’进行滑润均匀，提取2.048MHz的均匀时钟clk_rd’作为码速康复电路的读出时钟。这儿可用VHDL言语来完结，也能够用一般的二阶锁相环。
(7)码速康复电路模块
从分路器输出的支路码流以2.112MHz的非均匀时钟clk_wr’写入该模块，一起以2.048MHz的均匀时钟clk_rd’读出，即复原出基群信号，完结整个分接进程。
结束语
体系仿真波形杰出，除了答应范围内的信号推迟外，能精确完结数字信号的复接和分接。本体系选用芯片EPF10K20TC144完结，经过对硬件电路实践测验标明，误码率小于0.1%，体系信号均匀时延小于4.5μs，去抖作用杰出。并且本规划便于扩展，只需修正FPGA中相应操控参数，就能够完结高次群的复接与分接。该体系作为IP核运用于信号传输电路，对数字信号，或经PCM编码调制后的语音信号进行处理，可进步信道的利用率和传输质量，也能够进行光电转化后用于光纤通讯或大气激光通讯中。
