导言
脉冲紧缩体系在现代雷达中被广泛选用，经过发射宽脉冲来进步发射的平均功率，确保满意的效果间隔；接纳时则选用相应的脉冲紧缩算法取得脉宽较窄的脉冲，以进步间隔分辨力，然后可以很好地处理效果间隔和间隔分辨力之间的对立问题。
线性调频(LFM)信号经过在宽脉冲内附加载波线性调制以扩展信号带宽，然后取得较大的紧缩比。所需匹配滤波器对回波信号的多普勒频移不灵敏，因而LMF信号在日前许多雷达体系中仍在广泛运用。
本文根据快速傅里叶IP核可复用和重装备的特色，完结一种频域的FPGA数字脉压处理器，可以完结正交输入的可变点LFM信号脉冲紧缩，具有规划灵敏，调试便利，可扩展性强的特色。
1 体系功用硬件完结办法
该体系为某宽带雷达体系的数据收集和数字脉冲紧缩部分。体系要求在1个脉冲重复周期(PRT)内完结间隔通道的数据收集及1 024点的数字脉冲紧缩，并在当时PRT将脉压成果传送至DSP，其硬件结构如图1所示。
数据收集体系首要包含前端的运算放大器和模／数转换器。运算放大器选用ADI公司的AD8138，将输入信号由单端转换为差分方法以满意ADC的输入需求，并且消除共模噪声的影响。模／数转换器选用TI公司的ADS5500，具有14 b的分辨率和125 MSPS的最高采样率，用来对输入LFM信号进行60 MHz的高速采样。
数字脉冲紧缩模块在FPGA中完结，FPGA选用Xilinx公司的XQ2V1000芯片。在对输入采样数据进行脉冲紧缩后，成果存储于FPGA片内的双口RAM中，并向DSP发送中止信号。DSP在接纳到中止信号后读取RAM中的脉压数据进行主处理。
2 脉冲紧缩模块的规划和完结
2．1 脉冲紧缩原理
数字脉冲紧缩技能是匹配滤波和相关接纳理论的实践运用，频域的匹配滤波等效于时域的相关接纳。根据匹配滤波理论完结数字脉冲紧缩的原理如图2所示。
图2中θ(f)为发射信号的非线性相位谱，接纳的回波信号在经过匹配滤波后，非线性相位谱得到校对。输出的窄脉冲为：
匹配滤波器有一个重要的特性：对波形相同而起伏和时延不同的信号具有适应性。也就是说，与信号s(t)匹配的滤波器，对信号as(t-τ)也是匹配的。回波信号s(t)在波门中的方位反映在脉压成果峰值呈现的方位，这也是运用雷达脉冲进行测距的首要依据。
2．2 脉冲紧缩原理
脉冲紧缩模块包含FFT、与IFFT单元、复数乘法单元以及存储单元，其结构框图如图3所示。其间，FFT和IFFT单元是经过复用Xilinx公司供给的快速傅里叶改换IP核来完结的，而硬件乘法器则为复乘供给了处理途径。
采样数据首要存入FIFO中进行大局缓存，然后FFT单元从FIFO中读取采样数据，紧接着进行FFT运算，成果在流水输出时直接与匹配滤波器系数相乘，并将运算成果写入块RAMl中，终究IFFT单元从块RAMl中读取复乘后的数据进行IFFT(复用FFT运算IP核)运算，成果写入块RAMl后发送中止信号，等候DSP读取。
2．2．1 FFT处理单元的硬件复用
在体系中FFT处理单元经过运用软核Fast Fourier Transform. v3．O来完结的。该IP核供给3种结构挑选。
(1)管线级，数据流水I／0。这种结构将若干基-2蝶形单元级联起来，使得数据的输入、核算、输出可以流水进行，然后可以到达很高的处理速度，但资源耗费较大；
(2)基-2，最少资源耗费。这种结构选用单个基-2蝶形单元对输入数据进行改换，运算耗费的时刻较长；
(3)基-4，突发I／O；这种结构选用单个基-4蝶形单元对输入数据进行改换，并运用块RAM来存储旋转因子，占用体系资源较少，在1个PRT内可以完结脉压成果的输出，然后在资源和速度这两者之间到达很好的平衡，也是规划中实践选用的结构。
FFT处理单元首要包含2个进程：数据I／O和运算进程，但两者不是流水履行的。FFT发动信号有用后，数据开端进行装载，装载完结后开端进行FFT运算；等候运算完毕后，成果才可以输出。在运算进程中，不产生数据的装载或输出。
在数字规划中，FFT和IFFT处理单元时可以选用相同的结构来完结的。详细的办法是：在做IFFT运算前，先交流输入数据的实部和虚部，然后送入FFT处理单元依照FFT的结构进行运算，并交流FFT运算成果的实部和虚部，终究除以运算点数N，就可以得到IFFT的运算成果。
该IP核根据上面的办法一起具有进行IFFT运算的功用，经过实时装备端口FWD INV上的电平可以完结复用，别离完结FFT和IFFT运算。在FPGA规划中，运用结构复用削减逻辑单元块，不只可以节省体系资源，并且可以削减结构间的硬连线及传输线时延，有利于进步体系的作业频率。
2．2．2 脉冲紧缩模块的时序规划
因为FFT和IFFT的逻辑运算功用已经在IP核中完结，因而时序规划便显得尤为重要。在FFT(或IFFT)运算单元中，首要的状况与时序操控信号及其功用描绘如表1所示。
在采样间隔门有用期间，将样本数据写入FIFO中进行缓存。采样完毕后，经过FFT单元的写使能信号(NFFT_WE和FWD_INV_WE)将NFFT=010 10及FWD_INV_WE=1写入状况操控寄存器设定作业方法，接着发动START信号进行FFT运算，写使能信号与sTART之间仅差1个时钟周期。运算完毕后，DONE信号有用1个时钟周期，输出使能信号UNLOAD与DONE同步，经过7个时钟周期后数据有用信号DV开端有用，FFT运算成果开端流水输出，一起与匹配滤波器的系数相乘，并存入RAM中。因为乘法运算的固有推迟，写使能RAM_EN推迟DV信号2个时钟周期。存储完毕时，IFFT单元的写使能信号一起有用，并设定NFFT=01010及FWD_INV_WE=0，接着发动START信号进行IFFT运算。运算完毕后，DONE信号(与UNLOAD同步)再次有用，IFFT运算输出成果在DV信号有用期间直接写入RAM中。单个PRT内各操控信号的详细时序阐明如图4所示。
2．2．3 块浮点数据格局
在数字信号处理体系中，数据表明格局可分为定点制、浮点制和块浮点制，它们在完结时对体系资源的要求不同，作业速度也不同，有着不同的适用规划。定点表明法运用最多，简略且速度快，但动态规划有限，需要用适宜的溢出操控规矩(如定份额法)恰当紧缩输入信号的动态规划，但这样会下降输出信号的信噪比。浮点表明法的长处是动态规划大，可避免溢出，能在很大的动态规划内到达很高的信噪比，首要缺陷是体系完结杂乱，硬件需求量大，本钱和功耗高，并且速度较慢。
块浮点表明法兼有定点法和浮点法的某些长处，是以上2种表明法的结合。这种表明法首要对一组数据进行检测，归一化最大数的小数部分，再树立恰当的指数。接着把剩余数据的小数部分转化为适宜的数，使它们可以运用最大数的指数。块浮点算法的首要长处是：大动态规划、低切断(或舍入)噪声，是一种有用的数据表明方法。从芯片完结角度上看，块浮点表明法可以确保较高的信号处理质量，特别适用于FFT运算的场合。脉压模块中的FFT核带有块浮点运算的功用，整个运算进程中的数据格局表明如图5所示。
ADC输入数据为14 b的二进制补码方法，对其低位补零扩展为16 b(IP核要求的输入精度)后送入FFT运算单元，输出成果为16 b的定点数以及指数EXP1。复乘包含乘法和累加运算，即FFT成果与匹配系数进行16 b×16 b的乘法运算，所得成果再进行加法运算；在进行加法运算前，一切数据扩展为33 b以避免溢出的产生，终究数据截取高16 b送入IFFT处理单元，输出为16 b的定点数和指数EXP2，将其与EXPl相加后得到指数EXP。脉压的终究成果即为IFFT后的16 b定点数以及指数EXP，两者别离存储在FPGA片内RAM中。
2．3 脉冲紧缩模块的测验
设输入抱负LFM信号参数如下：带宽B=40 MHz；时宽T=6μs；体系样本速率为60 MHz；运用海明窗加权。在上述条件下，脉冲紧缩体系的输出成果对数图如图6所示。
在图6中，横轴代表间隔采样单元，即体系最小间隔分辨率。经过体系实践处理成果与Madab仿真成果的比照验证了规划的正确性和实用性。
3 结语
体系选用ADS5500完结14位、60 MSPS的数据收集，并在FPGA中完结1 024点的数字脉冲紧缩。规划选用并行流水方法进步作业速度，而块浮点算规律充沛确保运算的精度。IP核的复用大大下降硬件规划，然后使整个体系具有高速度、高精度和低功耗的特色。
