１、ＡＤＣ１００６５的首要特点
ＡＤＣ１００６５是美国国家半导体公司推出的一款低功耗、单电源供电的ＣＭＯＳ 模数转化器。该芯片在３Ｖ单电源供电时，能以６５ＭＳＰＳ的采样速率将模仿信号转为准确的１０ 位数字信号，而功耗仅为６８．４ｍＷ，其备用形式时的功耗仅为１４．１ｍＷ。ＡＤＣ１００６５片内选用具有数据纠错功用的差分总线结构。因而可在最小的功耗条件下供给极优异的动态功用。该器材可广泛运用于超声波和图画收集、蜂窝基站／通讯接收机、声纳／雷达、ｘＤＳＬ、无线局域网、数据收集体系以及ＤＳＰ 前端。
ＡＤＣ１００６５的首要特性如下：
●３Ｖ单电源供电；
●满标度输入摆幅可在２．０ Ｖｐ－ｐ，１．５ Ｖｐ－ｐ，０或 １．０ Ｖｐ－ｐ四种输入信号中挑选；
●具有４００ＭＨｚ－３ｄＢ的输入频宽；
●具有静态作业形式；
●带有片内基准源和采样坚持扩大电路；
●具有二进制补码数据格局输出；
●可调整的输出驱动合适２．５Ｖ和３．３Ｖ系列的逻辑器材接口。
下面是ＡＤＣ１００６５的首要参数：
●分辨率：１０Ｂｉｔｓ；
●转化速率：６５ＭＳＰＳ；
●ＦＰＢＷ（全功率带宽）：４００ＭＨｚ？
●ＤＮＬ（差分非线性）：±０．３ ＬＳＢ；
●ＳＮＲ（信噪比ｆＩＮ＝３２ＭＨｚ） ：５９．３ｄＢ ；
●ＳＦＤＲ（无差错动态规模ｆＩＮ＝３２ＭＨｚ时）：－８０ｄＢ；
●数据推迟：６个时钟周期；
●参阅电压：＋３．０Ｖ；
●６５ＭＨｚ时的功耗为：６８．４ｍＷ。
２、引脚功用
图１为ＡＤＣ１００６５的引脚摆放，该器材选用２８脚ＴＳＳＯＰ封装，各引脚的基本功用如下（括号中为引脚号）：
ＶＩＮ－，ＶＩＮ＋（１２，１３）：模仿信号输入端。在１．２Ｖ参阅电压下，满标度输入摆幅为１．０Ｖｐ－ｐ。单端操作时，ＶＩＮ＋可与ＶＣＯＭ衔接。
ＶＲＥＦ（６）：参阅电压（１．５Ｖ）引脚，运用时应经过一个１μＦ的旁路电容衔接到ＶＳＳＡ。
ＶＲＥＦＴ，ＶＣＯＭ，ＶＲＥＦＢ（７，４，８）：ＶＲＥＦＴ和ＶＲＥＦＢ仅为高阻抗参阅旁路管脚，而ＶＣＯＭ则可用作设置输入共用电压ＶＣＭ，这三个引脚都应当衔接０．１μＦ的旁路电容。
ＣＬＫ（１）：数字时钟输入端。输入频率规模为１０ＭＨｚ～６５ＭＨｚ，输入在时钟的上升沿有用。
ＤＦ（１５）：该引脚为高电平时，输出为二进制补码，该脚低电平时，输出为偏移二进制码。
ＳＴＢＹ（２８）：静态备用形式管脚。高电平时，该器材转到备用形式。
ＩＲＳ（５）：输入规模挑选管脚。该脚接ＶＤＤＡ时， 满标度输入摆幅为２ＶＰ－Ｐ，接ＶＳＳＡ时为１．５ＶＰ－Ｐ，悬空时为１ＶＰ－Ｐ。
Ｄ０～Ｄ９（１６～２０，２３～２７）：数据输出端。Ｄ０是二进制输出数据的最低有用位，Ｄ９是最高有用位。
ＶＤＤＡ（２，９，１０）：模仿电源正极。需与一个３Ｖ的直流电源相连并衔接一０．１μＦ的旁路电容到模仿地。电容应紧靠这些引脚，间隔不超越１ｃｍ处。一起还应并联一４．７μＦ的电容到模仿地。
ＶＳＳＡ（３，１１，１４）：模仿地。
ＶＤＤＩＯ（２２）：数字电源正端。该脚也运用一个０．１μＦ的电容旁路到数字地一起用一个４．７μＦ的电容并联到数字地。该管脚上的电压不能超越ＶＤＤＡ电压３００ｍＶ以上。
ＶＳＳＩＯ（２１）：数字地。运用时应与数字地相连并远离模仿地。
３、作业原理
图２为ＡＤＣ１００６５的内部结构框图。
该器材由采样坚持、九级差分电路、时钟操控、数字纠错、带隙精细电源、输出缓冲和管状数据线等七部分组成。依据ＩＲＳ的状况不同，差分输入端可挑选峰峰值为１Ｖ、１．５Ｖ或２Ｖ的模仿信号，其中心值在ＶＣＭ／２，相位差为１８０°，可是，差分输入方法可使体系取得较好的功用。芯片内部仅有的一个采样坚持级可供给４００ＭＨｚ的全功耗带宽，数字纠错的多级差分电路则可确保在供给优异动态功用的一起具有较低的功耗。ＡＤＣ１００６５内部的＋１．２Ｖ精细基准电源可用来设置该芯片的输入信号峰值规模。在精度要求较高时，也能够运用外部参阅电源。其１０位数字输出格局即能够是偏移二进制码，也能够是二进制补码。
图３给出了ＡＤＣ１００６５的传输特性。
４、运用电路
图４所示是ＡＤＣ１００６５的典型差分输入运用电路。图中，ＡＤＣ１００６５的两个模仿信号输入端ＶＩＮ＋，ＶＩＮ－构成差分输入对，共用形式脚ＶＣＯＭ用来设置共用输入电压ＶＣＭ。ＡＤＣ１００６５的作业参阅电压为１．２Ｖ，但在０．８～２．０Ｖ时仍有优异功用，较低的电压能够下降信噪比，三个旁路引脚ＶＲＥＦ、ＶＲＥＦＴ、ＶＲＥＦＢ上的０．１μＦ电容首要用来下降噪声电流。因为模仿输入端内部的开关动作会耗费必定的能量，一起会附加必定的噪声信号，因而，应在每一输入端串接一１８Ω电阻，一起跨接一２５ｐＦ电容，这些元件应尽量放置在接近芯片的方位，输入端是体系最灵敏的部位，一起也是滤波的最终时机。
因为ＣＬＫ信号用于操控采样进程，因而，该信号应安稳、低颤动，规模应在１０ＭＨｚ～６５ＭＨｚ、上升／下降时间应小于２ｎｓ，其引线应尽或许短，不能跨过任何引线，特别不能有９０°跨过。ＣＬＫ信号有时也驱动片内状况机，假如它中止或频率太低，芯片内电容的电荷将放电然后或许引起输出数据精度的下降。ＣＬＫ的占空比对Ａ／Ｄ转化器功用影响也很大，一般要求４０％～６０％，最好为５０％。
ＡＤＣ０１００６５有１０位与ＴＴＬ／ＣＭＯＳ兼容的输出端，捕捉一位有用数据的简略方法就是在时钟的上升沿锁存数据。当驱动高电容总线时，要特别当心，因为电容的充电效应，驱动的电容越大，瞬间经过ＶＤＤＩＯ、ＶＳＳＩＯ的电流越大，这个充电尖峰脉冲可引起片内噪声，并或许耦合到模仿电路，以至于下降芯片的动态功用。别的，总线电容也可引起输出推迟时间的添加，然后使得输出数据的锁存变的困难。为了减小噪声，有必要最小化数据输出端的负载电流。为此，可在ＡＤＣ输出和外接的其它电路之间加一级数据缓冲器。
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