DDR3存储器体系能够大大进步各种数据处理运用的功用。但是，和曩昔几代（DDR和DDR2）器材比较，DDR3存储器器材有了一些新的要求。为了充分利用和发挥DDR3存储器的长处，运用一个高效且易于运用的DDR3存储器接口操控器是十分重要的。视屏处理运用便是一个很好的示例，说明晰DDR3存储器体系的首要需求以及在相似数据流处理体系中DDR3接口所需的特性。
视频处理体系将关于数据带宽的要求推高到了极致：体系能够处理越多的数据，就具有越高的性价比。视频聚合器和路由器可并行处理多个视频流，因而关于匹配数据处理才能和视频带宽的需求就成为了规划的一大应战。FPGA可经过在单个FPGA中完成多个视频处理器来供给强壮的处理才能。那么现在的应战就变成了要使数据赶快且高效地从FPGA进出。DDR3存储器体系在大多数状况下能够为这些依据FPGA的体系供给满意的带宽。
视频处理规划说明
咱们的方针视频处理规划将一同处理四个视频源，将视频数据转化和紧缩为一种能够经过PCI Express接口传输到存储器hub的格局。体系的首要功用块如图1所示。
图1：视频处理器框图
FPGA获取并缓存四个视频源的数据流。这些FIFO缓冲器由DDR3存储器操控器清空并保存在DDR3存储器中。一旦一个完好的视频数据包存储结束，视频处理器会向DDR3存储器操控器恳求数据，存储器操控器读取数据并将其传到视频处理器。视频处理器对视频数据进行格局化和紧缩，并经过DDR3存储器操控器写回存储器。当一个视频数据包悉数处理结束，并预备经过PCI Express接口进行传输，DDR3存储器操控器从视频处理器获取数据并将其传到PCI Express接口。
DDR3存储器接口操控器概述
从零开始规划一个DDR3存储器操控器是十分困难的。需求考虑许多特性之间的权衡和相互影响。运用一个经验证的IP核能够省去了很多的开发、测验和调试时刻，不然就需求花费许多时刻来进行in-house规划开发。一个经验证的IP核还能够削减后续支撑的担负，由于这将由专门的开发人员来支撑。最重要的是，运用一个经验证的IP核能够使规划师将精力会集在其规划的共同特性上，然后向终究客户交给高价值的产品规划。例如，LatticeECP3 DDR3存储器操控器IP核现已经过了一个第三方验证套件的验证。该IP核运用LatticeECP3 I/O协议板来完成并经过悉数测验。
图2展现了一个存储器操控器的框图。图最上面的装备接口用于设置规划的各个选项。DDR3 I/O模块运用I/O 基元来完成。指令译码模块依据每个bank和每一行，对用户指令进行译码，发生内部存储器指令序列。指令运用模块将每条指令序列转化为满意方针存储器材功用和时序要求的存储器指令。数据通路模块与DDR3 I/O模块衔接，而且在读操作时发生读数据和读取数据有用信号。读数据偏移校对模块对齐每一条8位数据线上的数据，调整任何或许的时钟偏移。这使得用户端的读数据总线与体系时钟精确校准。写调整模块为了正确的捕获数据，调整了DQS对CK的联系。ODT块经过为恣意或一切DDR3 SDRAM器材供给独自的终端阻抗操控，进步了存储器通道的信号完好性。
图2：DDR3存储器操控器IP核框图
DDR3存储器操控器应支撑广泛的存储器速率和装备，以满意各种运用需求。例如，Lattice ECP3 DDR3存储器操控器支撑高达800Mb/s的DDR3器材速率，8至64位的存储器数据通道（带有x8或x16 DDR3器材），而且一同支撑双列直插式存储器块（Dual Inline Memory Modules，DIMM）和单个存储器的器材。
DDR3存储器操控器有必要为各种存储器拜访完成不同的时序要求。一些要求关于咱们的方针运用来说十分重要，包含以下几个方面：
DDR3存储器运用“相似cache”的bank进行安排，每个器材带有8个bank。拜访最近作业（翻开）的bank比拜访未作业的（封闭）的bank速度快。 可运用4位、8位或穿插存取办法进行突发（burst）办法读拜访。 依据存储器速率和用户设置，CAS和写推迟都是可变的。从读恳求转化为写恳求需求额定的推迟时刻，由于双向的数据总线有必要改动传输方向。
针对视频处理的IP核完成
为了使存储器数据带宽和功率最大化，针对视频处理规划的IP核完成需依据DDR3存储器特性运用相匹配的算法。下面列出了一些重要的完成考虑。
运用突发（Burst）办法的数据拜访
DDR3存储器可经过突发办法拜访，突发办法在数据以数据块办法寄存（如视频处理运用）的运用中是十分有用的。相同，经过将视频数据以优化的办法放入8个bank中，数据传输带宽和之后的数据处理率可维持在一个高速的水平。在咱们的示例中有4个视频源，因而假如咱们为每个视频源运用2个bank（一个用作存储缓冲器，另一个用作处理缓冲器），这将使DDR3坚持高传输功率。高效的DDR3存储器操控器应当依据每个bank的状况，运用最快的拜访时刻处理突发读和写。此外，视频处理器将业务分组，使总线换向时刻最小化并进一步进步存储器带宽。
更高带宽的数据缓冲分配
来自视频源1的数据可经过FIFO读取并存储到DDR3存储器中的Bank 1。这将是一个只写操作，能够运用突发办法来坚持传输的高效。一旦一个数据包保存到Bank 1，视频处理器可从Bank 1读出数据，对其进行操作并存入Bank 2。这些操作都可运用突发办法，因而总线换向的花销仅占用存储器带宽的很小的百分比。一旦Bank 2中的数据经过处理后可被读出，仍是运用突发办法，然后发送到PCI Express接口，再传输到hub。尽或许地坚持存储器bank为翻开状况可使得操控器运用最短的存储器拜访时刻，然后进步了功率。
运用穿插存取的并行数据处理
数据读可在bank之间切换或穿插存取，而无需很多推迟或总线换向时刻。因而，只需处理硬件能够支撑，多个视频流可经过视频处理器一同处理。当处理好的数据写回DDR3存储器时，多个写操作也能够经过穿插存取来进步带宽。一个易于运用和可猜测的存储器操控器，如：ECP3 DDR3存储器操控器，在用户依据其对数据处理的根本算法的了解的状况下来分配存储器缓冲区时，能够最小的硬件和软件开支来完成最大的带宽。
改写和初始化
由于DDR3存储器中的数据有必要定时进行改写，一些存储器拜访有必要分配给改写操作。DDR3操控器应支撑主动改写指令行列，它或许是深度为8的指令集，能够作为一个指令组来履行，以使功率最大化。DDR3器材的初始化进程是十分繁复的而且很简略犯错，特别是在手动履行时。DDR3操控器的初始化模块应该经过与用户逻辑的一次简略的握手，主动初始化存储器，然后极大地简化了接口规划。
流水线的指令处理
存储器操控器应当运用指令流水线来进步吞吐率，在当前指令出现在存储器接口时，译码行列中的下一条指令。这种办法供给了高于双周期存储器操控器100%的吞吐量。
功耗办理
在一些DDR3运用中，功耗办理或许是一个需求考虑问题。在一些规划中，运用Power Down指令是十分有用的。该指令在没有数据拜访需求的时分，下降功耗。在power down状况下，器材功耗的下降可达90%。莱迪思DDR3存储器操控器支撑该指令。此外，莱迪思ECP3为带有SERDES和高速接口，如DDR3存储器操控器的运用供给最低功耗的可编程解决方案。
规划和验证流程
DDR3存储器操控器IP核有必要易于装备、生成并运用到一个方针规划中。运用图形化用户界面（GUI）来装备各种DDR3操控器参数是一种简洁的办法，为方针体系快速创立正确的操控器。一切的参数都需求确认，如：存储器宽度、深度、速度和推迟。每一类装备参数都有其独立的选项卡，有助于将规划使命分为一个个可办理的“使命块”。一旦参数选定，生成代码（用VHDL或Verilog）和生成相应的测验基准应当是比较简略的。
例如，莱迪思IPexpress东西只需三个过程，如图3所示，在ispLEVER规划软件中创立ECP3 DDR3存储器操控器IP核：
1)从莱迪思网站下载IPexpress东西并将IP核导入。
2)IP核参数可经过每个装备组对应的选项卡进行挑选，装备组有：类型、设置、时序、引脚和规划东西。
3)依据Verilog或VHDL的IP核和测验基准一同生成，包含顶层、监视器、指令生成器、用于Aldec或ModelSim的装备和脚本文件。
图3：下载、装备和生成IP核规划流程
小结
在数据处理运用的规划中，如本文中视频处理的比如，当存储器具有满意的带宽时，能够充分利用FPGA的并行处理才能的优势。DDR3存储器具有灵敏、易于运用的存储器操控器，如：莱迪思ECP3 DDR3存储器操控器IP核，加上正确运用突发办法拜访、数据缓冲器分配和存储器穿插存取能够大大加快数据处理速度。此外，一个经验证的IP核与牢靠的规划和验证环境也加快了这些运用的上市。
