高功能体系规划师在满意要害时序余量的一起要力求取得更高功能，而存储器接口规划则是一项艰巨应战。双倍数据速率SDRAM和4倍数据速率SDRAM都选用源同步接口来把数据和时钟(或选通脉冲)由发射器传送到接收器。接收器接口内部运用时钟来锁存数据，此举可消除接口操控问题(例如在存储器和FPGA间的信号传递时刻)，但也为规划师带来了有必要处理的新应战。
要害问题之一便是怎么满意各种读取数据捕捉需求以完成高速接口。跟着数据有用窗越来越小，该问题也愈发重要;一起，更具应战性的问题是，怎么让接收到的时钟与数据中心对准。
依据FPGA、ASIC和ASSP操控器的规划所选用的传统办法是运用锁相环或推迟确定环电路，以保证在源时钟和用于捕捉数据的时钟间具有固定的相移或延时。该办法的一个显着缺陷是延时是固定的单一值，且在整个规划周期是预先设定好的。但在实践体系中，由到不同存储器器材的不同布线、FPGA间的变异以及工艺、电压和温度等体系条件所引发的难以预测的改变很简单带来误差，因而，预先设定的相移是不精确的。
现在，抢先FPGA供货商供给的新的硅特性、以及硬件经过验证的参阅规划已克服了这些应战。此外，工程师还有必要遵从一些根本规则以缩短规划周期。
应该：
运用最新的FPGA硅特性来构建接口。这样做将削减FPGA逻辑资源运用，优化功耗并进步时序余裕。分辨率75 ps的可调输入延不时拍等I/O硅特性可支撑精准的时钟到数据对中。
选用动态校准机制来调整时钟和选通脉冲的联系并将FPGA时钟对准读取数据的中心。这种计划可供给运转时调整以补偿规划过程中无法考虑到的一切体系变异。
选用抢先FPGA供货商供给的硬件经过验证的参阅规划。用户在自己的定制规划中，可把参阅规划作为起点，然后节约名贵的时刻和资源。
依据PCB和FPGA规划，验证一起切换输出的一致性。选用具有电源管脚均匀分布的新FPGA封装，经过有用改进信号回来电流途径下降SSO噪声。该技能可支撑更宽的数据总线。
运转Ibis仿真以保证信号质量。此举将有助于为不同信号挑选和调整终接端子。在剖析中，运用实践PCB布局来运转仿真，以归纳串扰、去耦、停止和线迹装备的影响。
防止：
在读周期中，选用固定相移延时使时钟或选通脉冲对中数据有用窗。当数据速率很高时，因为在规划期间无法考虑到的工艺、电压和温度等体系变异，这么做或许减小规划余裕。
越过功能性和布局-布线后仿真过程不履行。这些过程所花的时刻往往可在硬件调试期间得到几倍的报答。别的，当需求最佳功能时，布局后仿真是接口调试的杰出东西。
恣意选取管脚，挑选时仅凭仗经历和知识。一般来说，应该把数据位会集在一起，并保持在一或两个时钟区内，这样能够发生好的成果。别的，还要考虑FPGA裸片内的接口映射，它应接近完成接口的区域，以减小内部布线延时。 ; 假定驱动器的阻抗为0欧姆。总线上负载越大意味着对信号完整性束缚的要求越严厉。就深接口来说，考虑运用几个带寄存器的DIMM来到达希望的存储器深度(带寄存器DIMM的地址网络的负载仅为1，而无缓冲器的DIMM的负载是18)。
PCB布局中，在经过接口的回来途径上呈现中止和障碍物。中止将使回来电流的途径更长，并会在体系中发生有害噪声。
