摘要：现代飞机中各种信息传感器的运用越来越广泛，座舱显现体系需求处理的数据也越来越多。为了使飞翔员可以认读更多更明晰地视频信息，研讨了机载高清视频处理模块的硬件规划和逻辑软件算法。在座舱显现体系中完结了高清视频的显现，包含高清视频的缩放和叠加。满意体系对高清视频处理的要求。
0 导言
现代飞机座舱显现技能的开展一日千里，需求显现各种传感器信息的数据现已到达海量规划。飞翔员在不同飞翔时段取得的信息也越来越多，为了使飞翔员可以在某特定的飞翔时段认读和处理更为准确的信息，而且各种传感器信息交融在同一个坐标系中，因而需求研讨机载环境中高清视频处理技能，研讨在较大尺度的显现器上显现处理高清视频信号。
高清视频处理模块坐落显现分体系中，加快显现高清视频信号，完结高清视频的缩放和叠加。满意了飞翔员对大尺度和高明晰视频显现的需求。模块接纳显现指令和视频数据，将交融信息加快显现到显现器上，一起接纳解码两路高清外视频信号，在FPGA芯片中完结内视频和外视频的运算处理，包含缩放和叠加，而且将处理后的视频信息依照不同的要求输出到显现器上。
1 高清视频处理模块体系结构
高清视频处理模块内部包含图形处理器，它接纳显现指令和数据，加快烘托图形画面，输出为高清视频信号，在FPGA中运算交融外视频信号，两路别离输出到外部显现器上，视频格局别离为高清LVDS和高清DVI。
高清视频处理模块首要功用电路包含图形处理器电路、视频叠加和缩放逻辑电路、编解码电路和供电复位时钟电路。模块体系组成框图如图1所示。
2 高清视频处理模块硬件电路规划
2.1 图形处理器电路
图形处理器电路首要担任内部高清视频的生成和视频输出操控。它将绘图数据和指令经过二维和三维图形加快管线加快生成而且存储在显存中，输出操控部件将显存中的数据依照相应格局输出视频信号。
图形处理器选用AMD公司的M9000芯片，该芯片支撑高清视频处理，支撑二维和三维图形硬件加快，OpenGL图形接口规范，作业频率高达250MHz，64MByte的显存容量，两路独立的显现输出通道，可挑选LVDS、DVI、VGA、TV和并行LCD接口。本规划中，图形处理器生成内部视频信号分辨率为1920×1080，改写频率为60Hz。
2.2 视频叠加和缩放逻辑电路
视频叠加和缩放逻辑电路包含FPGA和SRAM两部分电路，完结内视频和外视频的叠加运算和缩放。从FPGA的视点核算，其功用接口包含，一路高清内视频信号，由图形处理器生成，两路高清外视频信号，经过解码器解码后输出到FPGA芯片中，一路高清DVI视频输出，对外输出一路高清DVI信号，一路双LVDS视频输出，满意高清LVDS信号输出到液晶显现器上，最终是SRAM缓存部分，完结视频信号缓存功用。
根据FPGA功用接口数量和模块功耗的要求，本规划挑选XILINX公司的SPARTAN-6系列中的XC6SLX150-2FGG9001芯片。该片共有147443个逻辑处理单元，可运用的I/O管脚多达576个，逻辑资源适当丰厚，可以满意高清视频缩放和叠加功用对逻辑资源的需求。
SRAM存储器用来缓冲视频信息，它用触发器存储信息，触发器在信息读出后可以坚持原有的状况，因而SRAM不需求再生。即便DRAM的集成度比SRAM高，而且功耗小，价格低，可是现在SRAM容量在增大，速度比DRAM高，时序操控比DRAM简略。最重要的是SRAM作为存储芯片比较安稳，因而本规划挑选CYPRESS公司的SRAMCY7C1470BV33-167AXI作为视频信号缓存。模块选用6片SRAM，该芯片存储容量为2 M×36 bits，3.3V供电，支撑167MHz的总线操作，作业温度为-40℃到+85℃，满意视频缓存的需求。
2.3 编解码电路
编解码电路由解码电路和编码电路组成。解码电路首要完结两路高清数字DVI视频的解码功用，将解码后契合类VESA视频时序的数字RGB信号传输到FPGA中。解码电路选用两片AD公司的ADV7162。该芯片为双通道高清数字DVI解码器，支撑HDMI规范1.4a，具有可编程均衡器，每一个HDMI接口支撑5V供电和热插拔检测，作业频率高达225 MHz，作业温度为-40℃到+85℃。
编码器电路完结两路视频的编码功用，别离将FPGA输出的数字RGB视频信号编码转化成一路双LVDS信号和一路高清DVI信号。双LVDS信号直接驱动液晶显现器，物理链路共有2对差分时钟线和8对差分数据线，它从FPGA接纳并行数字RGB信号转化成串行LVDS信号。该编码器选用NI公司的DS90C387来完结双LVDS信号的编码和发送功用，该芯片支撑单像素和双像素两种数据传输办法，能将48bit并行TTL数据(双24位色像素)转化成8对LVDS差分数据线，双像素速率最高支撑112MHz，可以满意1080p高清视频的编码和驱动传输的要求。
另一路高清DVI信号同样是从FPGA芯片接纳并行数字RGB信号后编码转化而来，所承载的逻辑传输内容和双LVDS信号通路相同，不同的是它将并行数字RGB视频编码成串行差分的TMDS物理链路信号，编码器选用AD公司的ADV7513，该芯片是一款高分辨率多媒体接口编码器，支撑DVI的v1.4协议，其并行发送时钟高达165MHz，支撑1080p的视频编码，满意编码格局和高清分辨率的要求。
2.4 供电复位时钟电路
供电复位时钟电路完结高清视频处理模块的电源规划、时钟规划和体系复位功用。本模块选用单+5V供电，需求输入电流大约4安培，模块内部各个芯片需求1.2V、1.8V、2.5V和3.3V四种电压，一切芯片没有上电次序的要求，因而可以运用两路开关电源转化芯片LTM4616完结。
时钟电路供给支撑模块需求的时钟频率，本规划中高清DVI解码器需求28.63636MHz的时钟频率，图形处理器和FPGA芯片需求25MHz和27MHz的时钟频率。这三种时钟均由相应频点的晶振发生。
安稳的复位电路是模块安稳作业的条件，本规划供给手动复位、上电复位和电源监控。当这三种复位条件之一具有时，均会复位模块。
3 视频叠加和缩放逻辑算法思维
3.1 视频画面缩放逻辑规划
高清视频处理模块需求在FPGA中完结的逻辑功用首要有视频信号的叠加和缩放，和两路视频信号的输出操控功用。它接纳两路高清外视频信号，经过码流的解析后存储在SRAM中。接下来完结缩放功用，将两路外视频分辨率1920×1080的高清视频缩小到960×1080，然后将缩小的画面拼接成一幅画面，即拼接后的分辨率为1920×1080，接下来将内视频和拼接后的画面通明叠加在一起，构成一幅新画面。最终，输出操控逻辑将叠加后的视频别离以双LVDS和DVI格局输出到编码器，完结整个逻辑运算功用。图2逻辑运算流程框图。
高清视频处理模块对视频信号的缩放处理选用三次卷积法。该办法不同于常用的最近邻域法和双线性插值法。最近邻域法是经过反向改换得到一个浮点坐标，对其简略的取整后得到一个整数型坐标，这个整数型坐标便是意图画素的像素值，最附近插值简略直观，但得到的图画质量不高。双线性插值算法的思维是方针图画中新发明的像素点值是由源图画方位在它附近的2×2区域4个附近像素的值加权均匀核算得出的。双线性插值算法取得的图画质量较高，不会呈现像素点不接连的状况。但该办法低通滤波功用较好，高频重量会受损，所以或许会使图画概括在必定程度上变得含糊。三次卷积法克服了以上两种办法的缺乏，它输出图画的每一个像素都是原图16个像素(4×4)运算的成果。在运用三次卷积插值时，方针点的值凭借周围的16个已知的像素点的值重采样核算得到。该办法图画质量较高，一起保留了高频成分。
3.2 视频叠加逻辑算法
本规划中，视频叠加完结了内视频信号和拼接后的外视频的通明叠加。这种办法可以将更多的高明晰的内容显现出来，而且叠加的两部分的分辨率是相同的。选用的叠加办法是老练的阿尔法混合叠加法，其特点是叠加后可以一起看到两幅视频画面。该算法的思维可以描绘为：
方针象素=图画1象素×α+图画2象素×(1-α)(1)
上述公式(1)中，α为叠加因子，当α取0.5时，叠加作用是半通明叠加。
4 功用成果及剖析
高清视频处理模块完结了高明晰大分辨率视频信号的处理功用，图形处理器可以加快烘托HDMI视频信号，两路高清外视频完结了缩放和拼接，分辨率从1920×1080缩放到960×1080，在将两幅画面拼接在一起，构成一个分辨率为1920×1080的新的视频画面，最终将拼接后的画面和内视频通明叠加在一起，完结了整个视频信号的逻辑运算，满意了显现分体系的要求。
5 结束语
高清视频处理模块首要完结了高明晰大分辨率的视频运算和处理。将传统的标清视频晋级为高清画面，分辨率到达1920×1080。它经过显现分体系，将运算后的高清画面输出显现在高清显现器上。它增强了视频信息的可读性，增加了飞翔员的认读规模和明晰度，有利于飞翔员有用的了解归纳态势，做出正确的决议计划。
