摘要：超高速ADC一般选用LVDS电平传输数据，高采样率使输出数据速率很高，抵达百兆至吉赫兹量级，怎么正确接纳高速LVDS数据成为一个难点。本文以ADS42LB69芯片的数据接纳为例，从信号传输和数据解码两方面，胪陈了完结LVDS数据接纳应该留意的问题及详细完结办法，并进行试验测验、验证了办法的正确性。
关键词：LVDS ADC数据接纳信号完好性FPGA
1 导言
软件无线电概念要求雷达体系的数字化尽量接近天线，因而数字接纳体系对模数转化器的速率提出了很高要求。高速高精度ADC会输出多位高速数据流，现在干流的数据传输电平为低电压差分信号(LVDS)。LVDS的差分传输特性使其发生的电磁搅扰很小，还可有用按捺共模噪声，增大抗搅扰才干。跟着数据速率的进步，多位数据同步接纳的时间窗变小，怎么确保多通道数据的正确接纳成为了规划难点。为了下降此难度，现在ADC器材遍及选用串行办法，运用较少数据线完结多位采样数据的传输。本文针对多位高速LVDS数据传输的难题，研讨了完结LVDS数据正确接纳的办法，并以ADS42LB69为例，规划了一套根据 Xilinx公司FPGA渠道的数据收集板，进行了试验验证。下面从信号传输和数据解码两方面，详细介绍规划中需留意的问题以及详细的完结办法。
2 信号传输
为完结数据正确接纳，首要要确保信号传输的完好性，减小失真，使接纳端能正确获取串行LVDS数据。信号完好功可以分为时序、噪声和电磁搅扰三种。关于高速数字信号传输，信号完好性包含波形完好性和时序完好性两方面。
2.1 波形完好性
波形完好性指传输线对信号的电压电流功率等电气功能的影响。影响波形完好性的首要噪声源有三类：单一网络的信号完好性，两个或多个网络间的串扰，来自体系的电磁搅扰和辐射。针对每种噪声源，规划中需求经过不同的办法处理。
第一类问题指在信号传输途径上阻抗不接连引起的反射与失真。式(1)给出了射频传输线的反射系数与传输线阻抗的联系(其间，γ为反射系数，为负载阻抗，ZL为传输线特性阻抗)。由式可知，当负载阻抗与传输线特性阻抗持平时，反射系数为零，信号才干无失真传输。因而，为了确保信号波形完好性，要求传输线阻抗接连，且接纳端阻抗要进行准确匹配。传输线阻抗接连要求PCB布线时进行特别规划，包含对差分信号线进行100Ω阻抗操控，数据线尽量在同一层走线，参阅平面要接连等。负载阻抗匹配经过在接纳端放置100Ω电阻完结。为下降布板难度，Xilinx公司FPGA内部集成了匹配电阻，阻值可依运用需求装备。
当信号传输途径与相邻网络间存在互感或互容时，信号会从一个网络抵达另一个网络，然后引起网络间的串扰。为减小此类问题，要求在PCB布线时，相邻信号线距离要远，线长尽或许短。体系的电磁搅扰问题需求在体系规划时，统筹考虑，减小各部件的辐射，然后减小电磁搅扰。
2.2 时序完好性
采样数据经过多对LVDS差分线传输，在接纳端一起锁存，并经过串并转化和数据重排后康复。一般ADC芯片会输出高速数据同步时钟和帧时钟，用于数据锁存、串并转化和解码。接纳端在同一时间锁存一切信号线上的数据，为了确保接纳端正确获取数据，要求使各传输线推迟尽量相同。为了确保传输线推迟共同，需求在PCB中对一切数据线和帧时钟布线进行等长束缚。因为制板及焊接工艺的精度约束，终究电路板上各数据线推迟依然会有差异，此刻需求在 FPGA中调理信号推迟以确保时序完好性。或许存在的时序完好性问题包含几种类型：
1)某位数据线推迟值偏大或偏小，导致此线上传输的数据位与其他数据位不是来自同一采样数据，此刻可以经过FPGA中的IODELAY模块调整数据线推迟。
2)帧时钟与数据线推迟不同大，导致数据无法正确解码，同样地，可以在此线传输途径中刺进IODELAY核(FPGA中)调整推迟。
3)同步时钟与数据线推迟不同大，当数据不满足树立坚持时间时，无法被正确接纳。有两种途径处理此问题，一是经过IODELAY模块调整时钟线推迟，二是改动锁相环输出时钟的相位。
3 数据解码
在确保信号传输完好性，取得正确的串行数据后，还需进行串并转化及数据重组才干取得终究的采样数据，此进程在FPGA内完结。ADS4 2LB69支撑4线(lane)串行传输，每lane传输4bit数据，FPGA内接纳此ADC数据的程序结构暗示如图1所示。串行数据lane和帧时钟 (frame)，首要进行1：4串并转化，数据lane对应4bit数据存放一级后输出8bit数据(其间，低4bit为其一时间的数据D0，高4bit 为后一时间锁存的数据D1)，再根据4bit frame数据从8bit存放数据中获取正确的4bit数据，最终依照ADC手册中次序对4组4bit数据进行重排取得16bit采样数据。
1：4串并转化运用FPGA内部ISERDES核完结。因为ISERDES核开端进行串并转化的时间不确定，转化后的4bit并行frame数据有四种值，别离对应不同的数据位获取状况，如图2所示。
4 试验验证
为了验证多位LVDS数据接纳规划的正确性，在试验室对数据收集板进行了测验。选用信号源模仿输入信号和采样时钟，经过JTAG测验接口将FPGA内部重排后的采样数据，上传至PC机并在chipscope软件中显现。图3显现了采样时钟为180MHz、输入信号频率10MHz时的测验成果，其间frame_ilatst是用于获取数据位的帧时钟数据，data是采样数据时序波形，由图可知，波形是单频点正弦波，证明了规划的正确性。
5 结语
超速ADC的LVDS数据的正确接纳关于数字接纳机是至关重要的。文中从理论剖析和规划完结两个方面，胪陈了怎么完结多位高速LVDS数据的正确接纳。选用Xilinx公司FPGA和ADS42LB69规划了数据收集板，并在FPGA内完结了数据接纳程序，试验测验标明此硬件和程序规划可以完结采样数据的正确接纳。此文中办法对相似的ADC数据接纳规划具有必定的指导意义。
