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简介
JESD204是一种衔接数据转换器（ADC和DAC）和逻辑器材的高速串行接口，该标准的 B 修订版支撑高达 12.5 Gbps串行数据速率，并可保证 JESD204 链路具有可重复确实定性推迟。跟着转换器的速度和分辨率不断提高，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵敏的串行器/解串器(SERDES)规划正逐渐替代衔接转换器的传统并行LVDS/CMOS接口，并用来完结 JESD204B物理层。本文介绍怎么快速在Xilinx® FPGA上完结JESD204B接口，并为FPGA规划人员供给部分运用和调试主张。
JESD204B 协议完结概述
JESD204B标准界说了完结该协议数据流的四个要害层，如图1所示。传输层完结样本和未加扰的帧数据之间的映射宽和映射。可选的加扰层可用来加扰/解扰8 位字，以分散频谱尖峰来下降EMI。数据链路层处理链路的同步、树立与坚持，并对加扰后的数据进行8B10B编码或译码。物理层担任以比特速率发送和接纳编码后的字符。
不同的JESD204B IP供货商或许以不同的办法完结这些层级。图 2和图3显现ADI怎么完结JESD204B的发送和接纳协议。
传输层完结和特定的转换器装备及其样本与帧之间的映射办法强相关，因而大部分FPGA供货商将其扫除在各自的JESD204 IP之外。此外，FPGA集成了高度可装备、高集成度的SERDES收发器，这些SERDES收发器可用来支撑一切类型的串行协议，包括PCIe、SATA、SRIO、CPRI和JESD204B。因而，一个完结链路层的逻辑核和完结物理层的可装备SERDES 便构成了JESD204B 链路的根底。图4 和图5 显现Xilinx FPGA上的JESD204B发送器和接纳器框图。发送器/接纳器通道完结加扰和链路层；8B/10B编码器/解码器和物理层在GTP/GTX/GTHGbit 收发器中完结。
选用Xilinx FPGA的JESD204B规划示例
最新的Xilinx JESD204 IP核经过Vivado®规划套件以黑盒子加密交给。Xilinx还供给运用高档 eXtensible接口(AXI)的Verilog规划示例，但该示例项目对大部分运用而言是过规划的， 由于用户一般选用自己的装备接口，无需针对JESD204B 逻辑集成一个额定的AXI。图6 显现的是一个JESD204简化规划，旨在协助FPGA用户了解JESD204结构，并让他们快速着手规划自己的JESD204 FPGA项目。
Vivado发作的JESD204逻辑IP核，即经过加密的RTL摸块相当于图4和图5中的发送和接纳模块，其加密接口界说可在Xilinx示例规划文件中找到。然后，可将经过加密的RTL 模块嵌套入JESD204B用户顶层。来自加密RTL 模块的操控、装备、状况和JESD 数据接口直接经过嵌套层衔接到用户逻辑和GTX/GTH收发器。GTX/GTH符号对齐装备经优化和更新，使收发器作业更为安稳。
给SERDES收发器的GTX/GTH参阅时钟应选用专用引脚，对用于FPGA逻辑的大局时钟规划有必要细心的考虑，包括内部PLL、并行接口时钟、JESD204逻辑核以及用户逻辑时钟。此外，有必要 保证给JESD204B逻辑核（子类1）的SYSREF输入被精确采到，以保证JESD204链路确实定性推迟。
若要取得牢靠的JESD链路初始化功用，GTX/GTH收发器和JESD204核的复位序列非常要害；因而，JESD204核应处于复位状况，直到GTX/GTH收发器的内部PLL 确认，且GTX/GTH复位完结。
F2S 模块完结JESD204的传输层，该模块依据特定JESD204B装备将样本映射至帧，或从帧解映射至样本。然后依据特定的运用去处理样本数据。选用辅佐模块监测JESD204逻辑和物理层(PHY)状况，供体系调试。
Xilinx SERDES收发器的符号对齐
在SERDES接纳器中，串行数据有必要与符号鸿沟对齐，才干用作 并行数据。为了对齐数据，可让发送器发送一个可供辨认的序 列，一般称为”逗号”。接纳器查找输入串行数据流中的逗号， 一旦找到便将其移到符号鸿沟。这样可让接纳到的并行字与发 送的并行字相匹配。逗号一般用K 码表明，它是8B/10B表顶用 作操控符的一些特别字符。关于JESD204B运用，发送器发送K = K28.5符号流，以便进行码组同步(CGS)。因而，FPGA可选用 K28.5 作为逗号，来对齐符号鸿沟，而用户可以指定逗号匹配是 由极性为正的逗号或是由极性为负的逗号所组成，或由两者一起 组成。JESD204B针对GTX/GTH逗号检测的默许设置答应运用 正极性逗号或负极性逗号来对齐。
某些运用中，默许逗号设置或许导致符号的从头对齐，或许对齐至过错的符号鸿沟。这或许会导致很多的8B/10B解码过错，并使JESD204B链路断链。而正极性逗号加上负极性逗号运用会更安稳，可以使逗号对齐模块接连查找两个逗号，并仅当收到的数据为正极性逗号（或负极性）后跟一个负极性逗号（或正极性逗号）且中心无额定位时才以为检测到逗号。当线路速率较高或体系噪声过多时，这样做有助于坚持符号鸿沟和链路安稳性。
FPGA上的JESD204项目规划考虑要素
来自JESD204 接纳器输出到发送器的同步、低电平有用SYNC信号用于表明同步状况。正常作业时，链路从头初始化将导致样本数据紊乱，因而有必要实时监测链路状况。详细而言，SYNC上的接连低电平表明接纳器在接纳到的数据流中无法辨认出至少四个接连K28.5符号。假如发作这种状况，请查看发送器/接纳器SERDES 装备，或保证发送器正在发送K28.5。SYNC上的接连高电平表明链路已树立，且坚持安稳。若SYNC从高电平变为低电平然后回来高电平，则有必要记载低电平状况的持续时间。假如持续时间善于5个帧加9 个字节，则表明接纳器检测到了较大的过错，并将发送恳求以从头初始化JESD204链路。假如持续时间等于两个帧时钟，则表明接纳器检测到了较小的过错，但不会触发链路从头初始化。这个功用可极大地简化体系调试，并为进一步的链路监测供给便当。因而，用户应当在规划中包括这个功用。
8B/10B解码过错或许导致JESD204B链路从头初始化，但这并非是仅有的原因；因而，用户在规划时应可以对各通道的解码过错进行计数，然后确认链路从头同步的原因。此外，可经过8B/10B解码过错状况实时确认SERDES链路质量。
伪随机位序列(PRBS)供给了一个丈量高速链路中信号质量和抖动容差的有用资源。大部分FPGA 中的SERDES收发器都内置了PRBS发作器和查看器，无需额定的FPGA资源。因而，不要忘了实例化此功用，在评价比特误码率(BER)或眼图时会运用到这个功用。
SERDES收发器中一般会运用一个缓冲器，来改动内部时钟域。假如发送器和接纳器的时钟规划欠安或许时钟数据康复模块(CDR)设置过错，那么就会导致缓冲器上溢或下溢。此刻或许会发作某些链路过错，因而有必要监测缓冲器状况。缓冲器上溢或下溢的中止记载关于体系调试而言是很有用的，所以相同应当监测用户逻辑中不答应发作下溢或上溢的其它内部缓冲器的状况。
定论
本文评论了怎么在Xilinx FPGA上快速完结JESD204模块，完结办法相同可用于其它FPGA。首要，应了解FPGA供货商供给的JESD204逻辑核和收发器的功用以及接口，然后将其实例化并与您的逻辑整合。其次，从大局视点动身规划FPGA时钟树，和整个工程的复位次序。然后，细心界说JESD204逻辑核、用户逻辑和收发器之间的接口。最终，参加必要的调试资源。遵从这些过程有助于您快速、成功地规划JESD204接口。
参阅电路
JESD204B 运用攻略
JESD204 数据转换器串行接口JEDEC标准
高速模数转换器
高速数模转换器
集成式收发器、发射机和接纳机
联盟方案和FPGA参阅规划
解密JESD204B高速数据转换器转FPGA接口
Beavers, Ian. “JESD204B转换器内确认性推迟解密” Electronic Design,2014年2月25日。
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Beavers, Ian 和 Jeffrey Ugalde. “规划JESD204B转换器体系，完结低BER（第二部分）” EDN,2014年10月28日。
Harris, Jonathan.“了解JESD204B标准中的层级：从高速ADC的视点动身（榜首部分）” EDN,2014年9月24日。
Harris, Jonathan.“了解JESD204B标准中的层级：从高速ADC的视点动身（第二部分）” EDN,2014年10月2日。
Jones, Del. “JESD204B 子类（榜首部分）：JESD204B子类简介与确认性推迟” EDN, 2014年6月18日。 Jones, Del. “JESD204B子类（第二部分）：子类1与子类2的体系考虑要素” EDN, 2014年6月25日。
