选用90nm工艺制作的DDR3 SDRAM存储器架构支撑总线速率为600 Mbps-1.6 Gbps (300-800 MHz)的高带宽，作业电压低至1.5V，因而功耗小，存储密度更可高达2Gbits。该架构无疑速度更快，容量更大，单位比特的功耗更低，但问题是怎么完成DDR3 SDRAM DIMM与FPGA的接口呢?
关键词——均衡!
假如没有将均衡功用直接规划到FPGA I/O架构中，那么任何设备衔接到DDR3 SDRAM DIMM都将是杂乱的，并且本钱还高，需求很多的外部元器材，包含延时线和相关的操控。
什么是均衡?为什么如此重要?
为了在支撑更高频率时进步信号完整性，JEDEC委员会界说了一个fly-by(飞越式)端接计划，该计划选用了时钟和指令/地址总线信号来改善信号完整性以支撑更高的功用。当时钟和地址/指令经过DIMM时，fly-by拓扑结构经过成心引起每个DRAM上的时钟和数据/选通之间的飞翔时间偏移(flight-time skew)来减小并发开关噪声(SNN)，如图1所示。
飞翔时间偏移或许高达0.8 tCK，当该偏移被扩展得满意宽时，将不知道数据在两个时钟周期中的哪个内回来。因而，均衡功用可以使操控器经过调理每个字节通道内的时序来补偿这一偏移。最新的FPGA可以为各种运用供给与双倍数据率SDRAM存储器接口的许多功用。可是，要与最新的DDR3 SDRAM一道运用，还需求更鲁棒的均衡计划。
FPGA I/O结构
像Altera StraTIx III系列高功用FPGA供给的I/O速度高达400 MHz (800 Mbps)，还具有很高的灵活性，可以支撑现有的和新式的外部存储器规范，如DDR3。
图1：DDR3 SDRAM DIMM：飞翔时间偏移降低了SSN，数据有必要被操控器调高到两个时钟周期。
读均衡
在读取操作中，存储器操控器有必要补偿由飞越存储器拓扑引起的、影响读取周期的延时。均衡可以被视作为出现在数据通道上的比I/O自身延时还要大的延时。每个DQS都要求一个同步时钟方位的独立相移(经过了工艺、电压和温度(PVT)补偿)。图2显示出同一读取指令下从DIMM回来的两个DQS组。
图2：I/O单元中的1T、下降沿和均衡寄存器。
一开端，每个分隔的DQS被移相90度，然后捕获与该组相关的DQ数据。然后用一个自在运转的再同步时钟(频率和相位与DQS相同)将数据从捕获域转移到图2所示用粉红色和橙色连线表明的均衡电路中。在这个阶段，每个DQS组都有一个独立的再同步时钟。
接着DQ数据被送到1T寄存器。图2中给出了一个1T寄存器实例，在上层通道中需求用这个1T寄存器对特定DQS组中的DQ数据位进行延时。注意在该例中，基层通道不需求1T寄存器。经过该进程开端对齐上层和基层通道。任何一个指定的通道是否需求1T寄存器是主动确认的，这是免费物理层IP内核中校准计划的一部分功用。
随后两个DQS组被传送到下降沿寄存器。假如需求的话，还可以在发动时经过主动校准进程把可选寄存器切换进来或切换出去。终究是将上层和基层通道对齐到同再三同步时钟上，这样就形成了一个将彻底对齐的或经过均衡的单倍数据率(SDR)数据传递到FPGA结构的源同步接口。
写均衡
与读均衡相似，不过方向相反，DQS组在不同的时间宣布信号，以便与抵达DIMM上的器材的时钟共同，并且有必要满意tDQSS参数要求的+/- 0.25 tCK。操控器有必要经过创立反应环路来调整DQS与CK的联系，在此进程中，操控器会将数据写入DRAM，再经过次序相位进行扫描读回，直到发现写入窗的结尾。为了更好的树立和坚持余量，数据应该在好窗口的中心点宣布。
其他的FPGA I/O功用立异
高功用的StraTIx III FPGA还具有许多立异性的其他I/O功用，可以完成到各种存储器接口的简略且鲁棒性衔接，这种功用包含了动态片上端接(OCT)、可变的I/O延时以及半数据率(HDR)等。
动态OCT
并行和串行OCT为读写总线供给适宜的线路端接和阻抗匹配，因而FPGA周边不需求外接电阻，然后削减了外接元件本钱，节省了电路板面积，并且降低了布线杂乱度。别的，它还大大降低了功耗，因为并联端接在写操作时可以有效地被旁路掉。
用于DQ去偏移(deskew)的可变延时
选用可变的输入和输出延时来盯梢长度失配和电气去偏移。精密的输入和输出延时分辨率(即50皮秒步进)被用于更精密的DQS间去偏移(独立于均衡功用)，这种偏移是由电路板长度失配或FPGA和存储器材上I/O缓存的改变所引起的，如表1所示。终究，这增加了每个DQS组的捕获余量。
表1：分辨率和绝对值待定特性。
为了将DDR3主动去偏移算法成为发动校准进程的一部分，需求从运转时的FPGA结构完成延时单元。也可以使用输出延时在输出通道中刺进少数偏移来有意地削减一起开关的I/O数量。
牢靠的捕获
DQS信号用作输当选通讯号，它有必要移位到一个最佳方位才干捕获读取业务。移相电路可以将输入的DQS信号移相0°, 22.5°, 30°, 36°, 45°, 60°, 67.5°, 72°, 90°, 108°, 120°, 135°, 144°或 180°,详细取决于DLL的频率形式。移相后的DQS信号随后被用作I/O单元各个输入寄存器的时钟。
延时锁定环路(DLL)在整个PVT范围内将相位坚持在一个固定方位。DLL模块的相位比较器用于将两个输入之间的相位差坚持在零。完成的办法是均匀地批改DLL模块中的特定延时(10-16)。用于更新DLL中某个延时模块的操控信号还被发送到DQS输入途径中的时延模块。例如，可以使用DLL中的悉数16个延时单元和DQS相移输入途径中的第4个延时抽头来完成90°的相移：
或许挑选DLL中的10个延时单元和DQS相移输入途径中的抽头4来完成36°的相移：
或120°:
该DLL选用频率基准为每个DQS引脚中的延时链动态发生操控信号，并答应它补偿PVT的改变。在StraTIx III FPGA中有4个DLL，它们都坐落器材的边角，意图是使每个DLL可以掩盖器材的两边，然后可以在器材的各个边上支撑多种DDR3 SDRAM存储器接口。
跨过高速数据率域和规划简化
DDR捕获寄存器和HDR寄存器支撑数据从双倍数据率域(数据在时钟的两个边缘)安全传送到SDR域(数据坐落频率相同的时钟的上升沿，但数据宽度加倍)，再到HDR域(数据坐落时钟的上升沿，数据宽度仍是加倍，但时钟频率仅是SDR域的一半)，这样使得内部设计时序更简单完成。
裸片、封装和数字信号完整性改善
FPGA裸片和封装的规划有必要为高功用的存储器接口供给更好的信号完整性(即用户I/O与地和电源的份额为8：1：1，并具有最佳的信号回来途径，如图3所示)。此外，FPGA应该供给动态OCT和可变的偏移率，以便可以操控信号的上升和下降时间以及可编程驱动才能，然后满意所用规范(即SSTL 1.5 Class II)的要求。
图3：衔接到每个电源和地的8个用户I/O。
本文小结
高功用StraTIx III FPGA可以经过供给高存储器带宽、改善的时序余量以及体系规划中的灵活性来补偿高功用DDR3 SDRAM DIMM的缺乏。因为DDR3在实际运用中将很快超越DDR2，故供给更低本钱、更高功用、更高密度和优异的信号完整性的高端FPGA有必要供给与JEDEC兼容的读写均衡功用，以便与高功用的DDR3 SDRAM DIMM相接。FPGA与DDR3 SDRAM的有机整合将可以满意现在和下一代通讯、网络以及数字信号处理体系的要求。欲了解更多信息请登录本站网(http://www.elecfans.com)
