1．导言
跟着现代通讯向着多事务方向开展，为了节约信道资源、下降调制解调设备的复杂度，数据复接设备得到了更充沛的运用。它能将多路不同类型的数据流复接成一路高速数据流，经过信道传输，在收端分接出发端对应的数据流，以完结多事务双向通讯。
这儿运用了XILINX公司的VIRTEX－ⅡPRO系列FPGA完结了数据复接、数据分接及帧同步进程。之所以选用FPGA完结规划功用，是因为数据复接、分接触及许多的时序进程，FPGA归纳东西运用了广泛的时序调整与流水处理技能以改进时序电路功用。奇妙地运用流水处理技能，能够完结输入输出端口之间寄存器的移动和均衡完结逻辑的分隔，而且不会对原有规划引进额定的处理等候推迟，能够完结高功用规划的高效率归纳，保证最优的时序功用。该设备输入端是8路话音，16路数据，其间8路并行输入的话音均分为V1、V2，16路并行输入的异步数据均分为d1、d2，设备完结将并行输入复接为一路高速数据流（复接后的帧格局见图3）经过信道传送后再由分接模块分化出各个支路。规划流程图见图1所示。
本文结构组织如下：首要，介绍导言部分;其次，对数据复接分接、帧头同步捕获以及由DDS进行时钟分频做了具体的规划剖析，并给出了相应的规划流程图和原理图;再次，剖析仿真成果，从定论对规划进程进行验证;最终，总结全文。
2．数据复接办法与完结
数字复接的办法首要有按位复接、按字复接和按帧复接三种。按位复接又名比特复接，即复接时每支路顺次复接一个比特。按位复接办法简略易行，设备也简略，存储器容量小，现在被广泛选用，其缺陷是对信号交流晦气。按字复接，一个码字有8位码，它是将8位码先储存起来，在规则时刻对各个支路轮番复接，这种办法比较复杂，具体原因后续剖析。还有一种是按帧复接，这种办法的存储容量要求太大，而且不适用于同步与异步复接状况。这儿选用按字复接，原因是经过ADPCM编码后进入的话音数据为4bit并入（共2路），这儿将一组V1，V2看为8bit（1个字），数据异步接纳后出来的数据，每组也为8bit。
在规划数据复接与分接设备进程中，首要有用DDS生成所需时钟、帧结构界说、码速调整、操控模块规划、帧同步头捕获规划几大难点，现别离做一阐明：
1） DDS生成时钟：本规划的晶振为30MHz，由整体考虑所需的话音时钟为8kHz，异步数据为117kHz。所以能够先由30MHz时钟源由DDS得到4.096MHz的时钟，再由4.096MHz这个时钟进行512分频得到8kHz时钟，由4.096MHz时钟进行35分频得到117kHz时钟，具体原理图见图2。关于DDS操控字的求解针对此规划可由以下公式得到32位码字：（见书P50）
其间gen_constant为生成操控字的模块，clk_512和clk_35为分频模块。
2） 帧结构界说：关于输入话音V1和V2其写入时钟为8kHz的同步时钟，数据d1和d2其写入时钟为117kHz的异步时钟。帧同步头选用2个255bit的m序列后补一个0作为256bit同步头，并寄存在ROM中。他们经过复接后得到117kHz的高速数据流，送入信道，接纳端经过同步头捕获模块进行帧同步，捕获后由数据分接模块进行分路，得到发端对应的8路话音，16路数据。因为本规划输入端还需求刺进数据指示、话消息令等码元（以供区别事务类别），在此，我剖析了复接端多路输入时钟与合路后读取时钟的联系，一同归纳考虑同步话音的解复接后的接连性以及异步数据的重要性等问题，界说如图2的帧格局。
这儿需求着重的是异步数据在帧格局里的界说，数据是突发性质的异步数据，尽管数据的传输速率很高为117kbps，可是其均匀速率很低，经过实践剖析其均匀速率约0.6K×8bps，而且该数据作为操控指令所以在帧格局设计时要特别注意，此处界说帧格局时对数据每字重复传送3次以进步牢靠性。
3） 码速调整：码速调整部分首要是缓冲存储器，还包括一些必要的操控电路，这儿缓冲器选用Asynchronous FIFO。在许多规划中，是经过扣除一个读取脉冲的办法来避免缓存器的信息被取空，这样做的问题是需求判别写入写出时钟的相位联系，而且输出同类型数据将存在不接连性。在规划中经过运用帧界说格局以及规划一个读时钟操控模块来避免缓冲读空问题，保证了各类数据的接连性。缓冲的深度与输入有很大联系。现核算FIFO要求具有的最低深度（其宽度话音为4bit，数据为8bit）：
首要对FIFO的作业进程做一个扼要阐明，Asynchronous FIFO是一个先入先出存储器，并具有支撑读写时钟不同步的功用，在输出口有empty指示（empty＝1，表明下一时钟所读的数据为无效数据，反之为有用）。这儿在操控模块中要求在最终一位即第211个bit处对设备中一切FIFO复位，意图是避免缓冲存储器被取空。
输入端单路话音是以8×4（Kbit）传送，成帧后每个数据包512（bit）中包括单路话音40×4（bit），数据包以117kbps传送，则话音写入FIFO的速率与读取FIFO的速率能够表明为（1）、（2）两式所示。
V话音=8×4（kbps） （2）
Vread=［40/（512/117）］×4＝9.14×4（kbps） （3）
ΔV=1.14×4（kbps） （4）
设缓冲区深度为X，则在7个数据包完结时刻内由速率差完结的深度为：
ΔX=1.14×7×512/117=34.92 （5）
这个即话音FIFO的最小深度，这儿挑选深度为64，宽度为4bit的Asynchronous FIFO。
关于异步数据在每个数据包512bit中留出了8×3×3bit空间，因为数据量很小，且考虑到每帧开端会对设备一切FIFO复位一次，在此不需求考虑写入读出的时钟问题，FIFO的深度只需大于7×3就能够。关于加强数据牢靠性，重传3次的问题在FIFO中不加考虑，由操控模块完结。最终界说数据FIFO深度32，宽度8bit的Asynchronous FIFO。
4） 操控模块的规划：这部分规划关键是对时钟的操控以及时隙的组织，这个也是整个复接设备规划的首要难点，同步报头的刺进使能信号、帧格局的界说都有操控模块中一个12位计数器来一致操控。关于异步数据每个字节重复3次传送这个进程的规划，这儿首要引进模块规划，它经过前后时隙空余期间，运用时钟上升沿与下降沿一同促发，将FIFO的输出扩展为1个与FIFO输出同相的信号并存入本地RAM，这样处理了FIFO的先入先出的作业特色（同个数据无法回来再读）。关于分接模块，难点相同也是在异步数据部分，因为在帧格局中预订了数据重复3次发送，所以在分化模块中采纳的是3中取2的办法，对异步数据进行判定。
5） 帧头同步捕获模块的规划：因为m序列具有很强的自相关性，运用255的m序列结尾加1个0作为同步头。当输入序列匹配与本地码相匹配时将呈现相关峰值（输入序列寄存在移位寄存器中），当不匹配时相关值很小。这儿用2个上述码字，别离作为帧同步头和保密机同步头，其相关捕获进程的MATLAB仿真图如图3所示。这儿在256和512处呈现了相关峰值，即在这2点处本地码与寄存器中数据匹配相关。相关检测技能在许多文献都有介绍，这儿采纳的也是通用的办法，只是在具体完结时，依据256bit来规划了一个移位寄存办法，采纳2个4×64bit的移位寄存器作为输入序列的寄存地址，别离用于帧同步头和保密机同步头捕获时输入序列与本地码元的自相关。因为在规划中需求捕获成功的使能信号提早一个时钟周期，因而本文的处理办法是将本地码沿着输入序列的反方向循环移动1bit，这样能够在序列进入255bit时得到相关峰，以提早1个时钟周期给出捕获成功的使能信号。
因为信道中存在搅扰，在操控模块中不能够用m序列的自相关巨细作为捕获判别基准值，这儿设置的捕获环路的基准值，它是经过相关峰值加上必定的偏移值而定的，这样可使得同步的误判率减小。用户还能够经过设定软基准值，即经过信噪比来自习惯决议偏移值，这样能够愈加牢靠的到达同步状况。
3．仿真成果剖析
经过在ISE软件中编写UCF文件，把程序下载到xc2vp20-fg676中测验经过，现已作为整体规划的一部分投入运用，并运用正常。在此，对整个规划用Modesim进行仿真一下，并给出成果：当话音输入为图5所示，从0000到0110，写入FIFO时钟如图v_in_buff_w为8kHz，则输出见图6所示，当时钟下降沿促发得empty为0后，下一时钟下降沿所抽取的数据为开端的有用值。
需求阐明的是话音是同步的，有必要保证话音输出要接连，保证这个接连性跟界说的帧格局巨细以及信道传送的速据速率等因数有关。
关于异步数据部分需求不断的对empty信号进行判别，以确认下个时钟下降沿抽取的数据是否有用，依据FIFO作业特色输出指示empty为0后，下一个时钟下降沿获得的数据有用，输入数据见图7，相应的输出成果见图8。
4．总结
数据复接在多事务通行中运用广泛，它能将多路不同类型的数据流复接成一路高速数据流，经过信道传输，在收端分接出发端对应的数据流，以完结多事务双向通讯。数据复接设备的规划办法多样，这儿所做的规划办法具有必定的通用性与实用性，给出了同步、异步合路的处理方案，而且介绍了运用DDS进行发生所需时钟的办法。在规划帧结构以及FIFO深度方面，本文也做了较具体的推理。因为在规划数据复接、分化进程中，许多触及进程概念，时序性很强，所以选用FPGA去完结软进程，这比较其他器材能够进行更有用的时序调整与流水处理技能，从而改进时序电路功用。
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